KR840002361B1 - 디지탈 필터 - Google Patents

Abstract

내용 없음.

Description

디지탈 필터

제1a도는 음성 합성기의 기본요소의 블록도.

제1b도는 시간을 기준으로 하여, 여기신호와 계수 k_n의 존재를 표시한 도면.

제2a 및 2b도는 음성 합성회로에 사용되는 형식의 전형적인 격자필터를 도시한 도면.

제3도는 N단을 갖는 격자필터의 중간 결과발생을 위한 타이밍도.

제4도는 10단을 갖는 격자필터의 중간결과의 발생을 위한 타이밍도.

제5도는 격자필터와 등가적인 디지탈필터의 1실시예를 도시한 도면.

제6도는 제5도의 필터에 있어서 다양한 시간주기에 이용가능한 다양한 중간결과의 리스트.

제7도는 격자필터와 등가적인 디지탈 필터의 다른 실시예를 도시한 도면.

제8도는 제7도의 필터에 있어서 다양한 시간주기에 이용가능한 다양한 중간결과의 리스트.

제9도는 등가적인 디지탈 필터에 사용되는 어레이 승산기를 표시한 도면.

제10a-10b도는 제9도에 도시한 여러 소자의 논리 계통도.

제11도는 디지탈필터의 일반형태를 도시한 도면.

본 발명은 디지탈 신호를 사용하는 복잡한 파형발생에 관한 것이며, 더욱 상세하게 기술하면 선형 예측법(線形豫側法)을 사용하는 디지탈 회로에 의한 음성합성에 관한 것이다. 구체적으로 말한다면, 본 발명은, 음성합성회로 또는 파형 발생회로에 사용되는 에레이(array) 승산기를 가지고 있는 디지탈 필터를 제공하는것이다. 여기에 설명되는 음성합성회로는 단일의 집적회로 집적 가능하고, 따라서, 교육기기(teaching machine), 통신장치(예컨대, 전화, 음성부호화장치, 라디오, 텔레비젼 등) 및 인간의 소리를 발생하는 기타 장비 등의 응용분야를 포함하는 통신관계공업에 있어서의 다양한 이용을 용이하게 하는 것이다.

인간의 소리를 디지탈화 하기 위하여 여러가지 방법이 현재 사용되고 실험되고 있다. 예컨대, 펄스 부호 변조(PCM), 차분 펄스 부호 변조(OPCM), 어댑티브 예측부호와 방식, 델라변조(ΔM), 챈널보코더(Channel vocoder), 스팩트럼 보코더(Spectrum vocoder), 포먼트 보코더(Formant vocoder), 보이스 엑사이리드 보코더(Voice-excited vocoder) 및 음성 디지탈화 기술인 선형예측 부호와 방법이 알려져 있다. 이들 방법은 1973년 10월 발행의 IEEE스펙트럼''의 28-34면에 기재되는 「보이스 시그널즈 : 비트 바이 비트」(Voice signals : Bit by bit)라는 제목의 기사에 간단히 설명되어 있다.

다양한 음성디지탈화 방법의 계산기 시뮤레이션(simulation)에 의해, 음성을 디지탈화 하는 선형예측 방식은 종래의 보코더 장치(즉, 챈널 보코더)보다 뛰어난 음성의 자연미를 가지고, 펄스부호 변조장치보다 낮은 데이타 전송속도로 음성을 만들 수 있음을 대체로 알게 되었다. 선형예측방식은 때때로 다단 디지탈필터를 사용하고 있고, 그 디지탈 필터의 단수를 증가하면 할수록, 발생되는 음성은 보다 자연스러운 음이된다.

디지탈 음성 합성에의 선형 예측방식의 최초의 적용은 1960년대 후반에서 1970년대 초반 사이였다. 이 초기의 연구의 몇 개의 역사적 분석이 마아켈(Markel)씨 및 그레이(Gray)씨 공저의 「Linear Prediction of Speech」 (New York의 Springer-Verlag에서 1976년 간행)의 18-20면에 기재되어 있다.

선형예측 부호화에 사용하는 다다 디지탈 필터는 필터의 이론전달함수를 Z변환으로 표현할 때, ｜Z｜=1의 단위원내에 모든 근이 있는 것이 바람직한 전극필터가 바람직하다. 그 필터는 제2a도 및 제2b도에 도시한 형식의 격자형 필터의 형을 취하여도 좋으나 전술한 「Linear Prediction of Speech」의 제 장에 기재된 바와 같이, 사다리형 필터, 정규화 사다리형 필터 및 기타 다른 것도 알려져 있다.

격자형 필터의 각 단은, 2개의 과산동작과 2개의 곱셈동작과 하나의 지연동작을 필요로한다. 필터는 유성음을 위한 주기적인 디지탈 신호원 또는 무성음을 위한 랜덤(random)디지탈 신호원에 의하여 여진된다. 그리고 필터계수는 한편 수밀리초마다 갱신되는 것이 바람직하고, 다른 한편 여진신호는 고속으로 갱신된다.

종래기술에 있어서는, 제2a도의 격자형 필터회로망은, 대형디지탈 계산기를 적당히 프로그램을 하므로써 실현되어 왔다. 음성합성을 위한 계산기의 포트란 프로그래밍의 실례가 전술한 「Linear Prediction of Speech」에 기재되어 있다.

여진신호의 데이타 전달속도 및 다단 필터의 각 단의 산술적 동작 즉, 2개의 곱셈 및 7개의 가산의 대부분에 있어서, 그리고 단수의 증가가 발생되는 음성의 자연성을 향상하는 데서 현재까지 수행되어온 거의 대다수의 음성 합성연구와 관련하여 고속디지탈 콤퓨터가 사용되고 있었다. 그러나 미국 뉴져지주 나트레이(Natlay)의 ITT국방 통신과(ITT Defense Communications Division)의 J.G. Dunn박사, J.R. Cowan 및 A.J. Rusoe는, 실리콘 MOS. LSI기술을 사용한다단 필터의 실현을 시도하였다. 그들은 다수의 산술적 처리 유니트가 동시에 동작하는 멀티프로세싱방법을 사용하여 시도하었다. 그러나, 이 방법은 굉장히 많은 곱셈기 및 가산기의 회로가 하나의 반도체 칩에 실현되는 것을 필요로 한다. Dunn박사 등에 의하여 이룩된 연구에 대한 몇개의 고찰이 "Telecommunication Conference Records'', IEE발간 제73호(1973)에서 발표된 「Progress in the Developments of Digital Vocoder Employing an Itakura Adaptive Predictor」에기재되어 있다.

제2a도의 격자구조를 여러가지 가산기와 곱셈기로 대치하면, 하나의 복잡한 대형 반도쳬 칩에 넣을 수가있다.

그러므로 본 발명의 목적은, 인간의 소리와 같은 복잡한 파형을 발생하기 위한 격자형 필터를 단일 반도체 칩상에 실현하는 일이다.

본 발명의 또 하나의 목적은, 필터의 구성 요소를 MOS장치로 실현하는 일이다.

본 발명의 또 다른 목적은, 종래 알려져 있는 것에 비하여 작은 MOS필터를 실현하는 일이다.

이상 기술한 목적은 다음과 같이하여 달성된다. 본 발명에 의한 디지탈 필터는 하나의 곱셈기를 가지고 있고, 그 곱셈기의 한쪽의 입력은 메모리로부터 필터계수를 받는다. 그리고, 곱셈기의 출력은 가감산기의 한쪽의 입력에 인가되고, 그 가감산기의 출력은, 짧은 지연회로에 인가된다. 짧은 지연회로 및 긴 지연회로는 각각 짧은 시프트 레지스터와 긴 시프트레지스터로 구성되는 것이 바람직하다. 긴 지연회로의 출력은 스위치를 개재하어 래치메모리에 접속된다. 곱셈기의 타방의 입력은 가감산기의 출력, 짧은 지연회로의 출력 또는 래치메모리의 출력에 선택적으로 접속된다. 그리고, 가감산기의 타방의 입력은 래치메모리의 출력, 긴 지연회로의 출력 또는 가감산기의 출력에 선택적으로 접속된다. 곱셈기는 에레이 곱셈기가 바람직하다. 필터의 출력은 래치메모동의 출력에 설치되고, 그리고 입력은, 여기에 설명한 2개의 실시예에서 가감산기 또는 곱셈 기의 어느 하나에 접속된다.

본 발명의 신규한 특징은 특허청구의 범위에 기재한다. 그러나, 본 발명과 그 바람직한 양태 및 다른목적과 특징은 첨부도면에 따른 이하의 실시예의 상세한 설명에서 명백하게 될 것이다.

그런데 제1a도를 참조하면 블록도에 의하여 음성 합성장치의 기본구성 요소가 도시되어 있다. 이 음성합성회로는, 필터계수 k₁-k_n을 사용하여, 여진신호(11)를 디지탈적으로 여파하는 다단 격자형 필터(10)를 구비하고 있다. 격자형 필터(10)는, 디지탈 신호(12)를 출력하고, 그 디지탈신호(12)는 D-A변환기(13)에 의하여 아날로그신호로 변환된다. 그 D-A변환기(13)의 출력은, 스피커(14)나 또는 다른 음향 변환장치에 의하여 가청음으로 변환된다. 그러나, D-A변환기(13)의 아날로그 출력을 스피커(14)에 필요한 레벨까지 증폭하도록, D-A변환기(13)와 스피커(14)와의 사이에 증폭기를 설치해도 좋다는 것은 말할 필요도 없다.

여진신호(u)는 유성음원(15) 및 무성음원(16)의 2개의 음원의 하나로부터 공급된다. 사용하는 음원은 디지탈 스위치(17)에 의하여 결정된다. 유성음원(15)은 예컨대 「Eve」의 최초의 「E」의 음과 같이 발음시 성대 즉, 진성대(眞聲帶)가 진동하는 음을 발생할 때에 사용된다. 성대가 개폐하는 속도가 발생되는 음의 피치(pitch)를 결정한다. 무성음원(16)은 「Fish」의 「F」의 음과 같이 성대를 연채로 하여 공기를 성대에서 성도로 통과시키는 것과 같은 음을 발생할 때에 사용된다. 따라서, 발생시킬음에 의하여 사용하는 음원(15) 또는 (16)이 결정된다. 전형적인 예에 있어서는, 무성음원(16)은 랜덤한 디지탈 신호를 발생하고, 유성음원(15)은 주기적인 디지탈 신호를 발생한다. 유성음원(15) 및 무성음원(16)에 의하여 공급되는 디지탈 데이터는 1이상의 반도체 리이드 온리 메모리(ROM)에 단순히 기억되어도 물론 좋다. 그러나 바람직하기는 그와 같은 데이타는 난수발생기를 작동시키는 코우드 또는 피치와 같은 부호와 포오매트로 기억된다. 따라서 그와같은 데이타는 보통 먼저 복호되어서, 그후 랜덤 데이터 또는 주기적인 데이터(예컨대 신호 V)가 필터(10)에 공급된다. 물론 그러한 데이터가 어떻게 하여 기억되는가에 따라 디지탈 스위치(17)의 필요성이 해소할지도 모른다. 데이타가 난수 발생기를 작동하는 피치 또는 코우드로서 기억되어 있는 경우 증폭정수(A)가 ROM에 또한 기억되는 것이 바람직하다. 증폭정수는 유성음원(15) 또는 무성음원(16)으로부터의 정(定) 진폭신호(V)를 조정하여 필터(10)를 위한 여진신호를 발생한다.

성대의 기능에 거의 대응 또는 유사한 여진신호(11)는 격자형 필터(10)에 의하여 변환된다. 격자형 필터(10)는 성대로 발생한 음을 여파하는 성도(聲道)의 기능에 거의 대응 또는 유사하다. 필터 계수 k₁-k_n은 발음시의 성도의 형상(즉, 공진을 나타내고 있다. 따라서, 필터계수 k₁-k_n은 성도가 변화해 가는 형상을 나타내도록 주기적으로 갱신된다. 그리고 그들 계수는 유성 무성의 음원데이타와 함께 기억해도 좋다.

그런데 제1b도를 참조하면, 무성음원 및 유성음원(16)의 출력의 형상을 나타내고 있다. 여기서, 유성음원(15)은 200Hz의 주파수에 대응하는 5밀리초 주기로 임펄스를 출력하도록 도시되어 있다. 이 피치는 많은 여성의 음역 내에서 발성되는 음에 대응하는 것이다. 보통의 남성은 그것보다 낮은 피치를 가지고 있으므로 남성용 유성음원은 그것보다 낮은 빈도로 임펄스를 출력한다.

유성음원(15)은, 인간 음성의 피치에 대응하는 주기에서 임펄스를 출력하도록 도시하고 있으나, 그 주기적인 임펄스에 대체해서, 피치에 관계한 주기로리스타트 하는 이른바 첩함수(chirp function) 또는 감쇠정현파와 같은 다른 주기적 함수를 사용할 수 있음은 이해될 것이다. 무성음원(16)은 랜덤신호를 출력하는 것처럼 도시하고 있다.

격자형 필터(10)를 위한 필터계수는 제1b도에 5밀리초마다 갱신되도록 도시하고 있다. 그러나, 격자형필터(10)의 필터계수가 갱 되는 속도는 설계상의 선택문제에 불과함은 알 수 있을 것이다. 필터계수를 보다 빠른 주파수로 갱신하면 할수록, 격자형 필터(10)는 성도의 동적변화에 유사해지나, ROM에 기억할 데이타의 양이 그것에 대응해서 증대된다. 물론 필터계수의 갱신주파수를 작게하면, 반대의 결과가 된다. 그러나, 대략 5밀러초 정도마다의 갱신에 의하여 타당한 데이타 기억량으로 매우 높은 질의 인간음성이 격자형 필터(10)에 의하여 합성할 수 있음을 알았다.

제1b도의 시간축은 100마이크로 간격으로 도시하고 있다. 이 간격은 유성음원(15) 및 무성음원(16)으로부터의 데이타 전송속도 및 격자형필터(10)에 입출력하는 데이터 전송속도에 대응한다. 또한 무성음원(16)및 유성음원(15)의 출력은, 제1b도에 있어서 아날로그 신호라고 생각할지 모르나, 실제로는, 그것들은 도시와 같은 크기를 가지고, 제1b도의 시간축에 따라 도시한 간격으로 갱신되는 디지탈 신호이다. 필터계수의 크기의 유도방법에 관한 자료에 대하여는 전술한 「Linear Prediction of Speech」를 참조하기 바란다.

따라서, 이 실시예에서는, D-A변환기(13)에의 데이타 전송속도는 10KHz이고, 그리고 D-A변환기(13)로부터의 합성음성의 상한 주파수는 5KHz이다. 물론, 그 데이타 전송속도는 설계상의 선택문제로서 필요에 따라 변환할 수는 있다. 예컨대, 8KHz의 데이터 전송속도이면, 상간 주파수 4KHz의 음성합성장치가 된다.

다음에 제2a도 및 제2b도를 참조하면, 격자형 필터(10)의 블록도가 도시되어 있다. 제2a도에 있어서 격자형 필터(10)는 10단 S₁-S₁₀으로 되도록 도시하고 있다. 그리고 각단은 제2b도의 단과 등가적이다. 이해를 쉽게하기 위하여, 제2a도에 있어서 3단만 상세하계 도시하고 있다. 단 S₁₀에의 입력은 여진신호(11)이고, 단 S₁에서의 출력(12)은 D-A변환기(13)(제1a도)에 인가된다. 단 S₁₀으로부터의 출력(27)은 사용되지 않고, 따라서 그 단의 가산기(27a) 및 곱셈기(27b)는 필요하다면 삭제해도 된다는 것은 당업자는 알 것이다.

제2b도를 참조하면, 격자형 필터(10)의 하나의 단 S_n이 도시되어 있다. 이 단에의 입력 Y_n+1(i)은 가산기(26)에의 한쪽의 입력으로서 인가되고, 그 가산기(26)의 출력은Y_n(i)이다. 가산기(26)에의 타방의 입력 즉, 가산기(26)의 감산입력에 인가되는 입력은 곱셈기(19)의 출력으로부터 공급된다. 그 곱셈기(19)는 지연회로(22)에서의 출력에 계수 K_n를 곱하는 곱셈을 행한다. 지연회로(22)의 출력 b_n(1-1)은 다시 가산기(21)에 인가되고 그 가산기(21)는 다시 곱셈기(20)로부터의 출력을입력으로 하여 받는다. 그 곱셈기(20)은 가산기(26)에서의 출력 Y_n(i)에 계수 K_n을 곱하는 곱셈을 행한다. 가산기(21)의 출력은 b_n+1(i)이다.

Y데이타 및 b데이타의 첨자는, 그 데이타가 사용되는 단을 나타내고 있고, 괄호안의 숫자는 그 데이타가 발생된 사이클을 나타내고 있다. 지연회로(22)는 예컨대 시프트 레지스터에 의하여 공급할 수가 있는 1사이클 지연기능을 제공한다. 각 사이클 마다에 한번 새로운 데이터 포인트 Ui(또는 Y₁₁(i)가 여진신호로서 단S₁₀에 공급된다. 따라서 격자형필터(10)의 각단마다에 두번의 곱섭과 두번의 가산이 각 사이클 중에 실행되지 않으면 안된다. 즉 제1b도에 도시한 데이터 전송속도의 경우 이들 4개의 연산은 격자형 필터(10)의 각단에 있어서 100마이크 초 이내에 실행되어야 한다. 설계상의 선택문제로서 제2a도의 격자형 필터(10)은 10단 가지는 것처럼 도시하고 있으나, 격자형 필터(10)에 의하여 합성할 소망하는 음질에 의하여 설계상의 선택으로서 단수를 변화시킬 수 있다는 것은 당업자는 알 것이다. 그러나, 0단의 격자형 필터(10)에 의하여 실제의 인간의 음성과 실제상 구분할 수 없는 음성을 합성할 수 있음을 알았다.

소정의 사이클중에, 10단의 격자형필터(10)는, 20의 곱셈과 20의 가감산의 동작을 실행하지 않으면 안되는 것을 알 것이다. 다시 이들 연산은 모두 동시에 행할 수는 없고, 소정의 사이클 중에 있어서, Y₁₀는 Y₉의 전에 계산되어야 하고, 그 Y₉는 Y₈의 전에 계산되어야 하고, 이하 같이 해는 Y₂서 Y₁의 전에 계산되어야 함은 똑같이 알 수 있을 것이다. 동일하게, 동일 사이클 중에 b₁₀-b₁데이터가 계산되어서, 다음 사이클에서의 사용을 위해서 각단의 지연회로(22)에 기억되지 않으면 안된다. 제2b도와 관련하여 정의한 Y데이타 및 b데이터는 제2b도에 있어 단 S₁, S₉및 S₁₀에 대하여는 도시하고 있다. Y데이타 및 b데이타의 사이의 관계를 나타내는 식을 다음표 1에서 표시한다.

[표 1]

Y데이타 및 b데이터와 계수 K_n은 복수자리의 숫자이고, 그 계수 K₁-K₁₀은, -1과 +1과의 10진등 가치사이에서 변화하고, 후술하는 바와 같은 방법에 의하여 주기적으로 갱신된다.

그런데 제3도를 참조하면, 단 N 격자형 필터의 승산기 및 가산기에서 얻어지는 여러가지 중간결과가 전형례로서 도시되고 있다. 수평축은 시간을 나타내고, 수직축은 10단 격자형 필터(10)의 각각의 단을 나타내고 있다. 예컨대, N단에 있어서 승산나(19) 및 (20)(제2도)에 의하여 각각 발생될지도 모를 중간결과 -K_n, b_n및 K_n, Y_n및 가산기(26)과 (21)(제2b도)에서 각각 얻어질지도 모를 중간결과 Y_n및 b_n+1이 표시되어 있다. 시간적으로 본다면, 중간결과 -K_n·b_n은 이 얻어지기 전에 발생되지 않으면 안되고 은 K_n·Y_n가 발생되기 전에 발생되지 않으면 안되고, K_n·Y_n은 b_n+1이 발생되기 전에 발생되지 않으면 안된다. 도시한 시간의 척도에 의하면, 가산동작은 5마이크로 초의 기간을 요하는 것처럼 표시되어 있고, 한편, 승산동작은 그것보다 긴 기간을 요한다. 다른 단에 대한 중간결과의 발생의 관계에 대하여는 화살표 25로 도시된 것처럼·b_n의 승산동작이 개시되기 전에 가산동작에 의한 b_n출력이 이용가능하지 않으면 안된다. 이것은 만약 제3도에서 알 수 있는 바와 같이 하나의 가산동작과 하나의 승산동작만이 소정의 5마이크로초의 기간중에 개시되어야 한다면 b_n+1 가산동작과 -K_n·b_n승산동작과의 사이에 ''무연산"기간(23)을 두는 것을 필요로 한다. 대칭화를 위해서, 다른 가산동작의 뒤에 그에 계속되는 승산동작의 앞에 "무연산"기간(24)가 놓인다. 따라서, N단 격자형필터의 전단이 보이고 있는 연산은 제3도에 보이는 순으로 동시에 실행되고 적당한 중간결과가 필요한 때에 이용이 가능하게 되는 것을 알 것이다. 제3도는 설명하는 다단격자형 필터의 일반적 성질 및 그 디지탈적인 실현의 가능성을 도시하고 있다. 제3도의 예는, 상술한 사이클 내의 1사이클 중에 실행되는 연산을 보이고 있다. P채널 MOS집적 회로에 의하여 실현가능한 것에 의하여 설계상의 선택문제로서 가산동작을 위하여 5마이크로 초의 기간이 선택된다. 당연히 필요하다면 다른 기간을 사용할 수도 있다.

그런데 제4도를 참조하면, 제3도와 같은 전형 예도가 도시되어 있다. 그러나 제4도의 전형례는 등가10단 디지탈 격자형 필터(10)의 디지탈적 실현을 위한 것이고, 수평시간축은 1사이클 이상을 보이로록 길게하고 있다. 다시 1사이클은 20의 기간 T₁-T₂₀으로 나뉘어져 있고, 그들 기간의 각각은 5마이크로초대의 지속시간을 가지고 있는 것이 바람직하다. 그러나, 상술한 바와 같이, 다른 지속시간을 선택해도 좋다. 또한 제4도에 있어서, 필터(10)의 중간결과의 이용가능성과, 표 1의 필터(10)의 수식례에 의하여 나타내는 조건과의 비교를 용이하게 하기 위하여, 예로서 사이클 i-1, i 및 i+1을 표시하고 있다.

제1기간 T₁에서 여진 데이터 U가 입력으로서 인가되고, 기간 T₁₁로 필터의 출력 Y₁은 이용이 가능하게 된다.

제4도와 표 1을 비교한다면, 승산동작을 위하여 필요한 여러가지 입력은 필요한 때에 이용이가능하고 동일하게 가산동작을 위한 여러가지 입력은 필요한 때에 이용이 가능함을 알 것이다. 다시 제4도에서(바람직하기로는 1기간을 요한다) 가산동작이 각 기간의 사이에 개시되고, 그리고 완료하고, 그리고 특징의 승산동작에 있어서는 8기간의 사이에 완료하지 않으나, 승산동작에도 같이 각 기간마다 개시되는(완료되는) 것을 알 수 있을 것이다. 이들 연산을 실행하는 장치는 제5도, 제9도, 제10a-10b도를 참조하여 상세하게 후술한다.

승산동작 및 가산동작은 각각 각기간에 개시되는 것이 바람직하다고 말하였으나, 실제로는 한개의 사이클의 기간의 수는 등가 격자형필터의 단수의 2배와 같은 것이 바람직하다. 따라서, 8단 또는 12단의 격자형필터의 경우, 등가 디지탈 필터는 각각 1사이클당 16 또는 24의 기간을 가지고 있는 것이 바람직하다. 제3도 및 제4도를 보면 명백한 바와 같이, 승산동작에 할당되는 기간의 수는 하나의 사이클 중의 기간의 수에 부분적으로 관계하고 있다. 따라서 10단의 등가 디지탈 필터에 있어서의 승산동작에는 8기간이 사용되고, 제3도 및 제4도의 등가 디지탈 필터에 따른다면, 8단의 등가 디지탈필터에 있어서의 승산동작에는 6시간이 사용된다. 그러나 승산동작을 위한 기간의 수는 승산되는 비트의 수를 나타내는 경향, 즉, 계수 K_n를 나타내기 위하여 사용되는 비트의 수를 제한하는 경향이 있음은, 당업자에게는 명백할 것이다. 대부분의 적용례에 있어서 제3도 및 제4도의 처리도에 따라서 계수 K_n에 할당되는 비트수에 의하여 매우 만족할 수 있는 합성음성을 얻을 수 있다. 그러나 계수 K_n을 나타내는 정도(精度)를 높이려고 한다면, 하나의 사이클의 각 기간마다 승산동작과 가산동작이 개시될 수 없게 되고, 하나의 사이클 중의 어딘가의 점에서 다소의 지연을하지 않으면 안된다. 물론 그 경우는 하나의 사이클이 종료하므로써 긴 시간을 요하고, 장치의 데이터 전송 속도(및 주파수 레스폰스)가 저한하다.

제4도 알 수 있는 바와 같이, 중간결과 K₁₀, Y₁₀및 b₁₁이 얻어지고 또는 억을 수가 있다. 그러나, 제2도와 관련하여 기술한 바와 같이, 격자형 필터의 디지탈적인 실현에 있어서 특정의 중간결과는 필요하지 않다. 그러나 제5도와 관련하여 알 수 있는 바와같이, 중간결과 K₁₀, Y₁₀및 b₁₁(또는 몇개의 다른 숫자)는 장치에 그들의 계산을 못하게 하는 것보다, 발생시키는(그리고 무시하는)편이 때때로 용이하다. 장치에 의하여 K₁₀, Y₁₀을 계산하는 대신에 승산기(18)(제1도)에 의하여 행해지는 승산동작을 여하히 하여 실행하는가를 다음에 설명한다.

제5도에 등가 디지탈필터(10)을 디지탈적으로 실현한 장치의 블록도를 도시한다. 이 필터는, 어레이 승산기(30), 가감산기(33), 1기간 지연회로(34), 시프트레지스터(35) 및 래치메모리(36)를 포함하고 있다(등가 10단 격자형 필터의) 20의 기간 T₁-T₂₀의 각각에 있어서, 여러 유니트에 입력되고, 또는 출력하는 데이터를 제6도에 개재한다. 그런데 제5도 및 제6도를 참조하면, 어레이 승산기(30)는 격자형필터의 각단의 승산기(19) 및 20(제2a도및 제2b도)에 의하여 실행되는 승산을 실행한다. 어레이 승산기는 K스택(31)에 기억되고 있는 계수 K₁-K₁₀을 라인 (32)을 개재하여 받고, 그리고 버스(40)를 개재하여 Y_n데이터 또는 b_n데이터를 받는다. 바람직하기는 K스택(31)은 각각 10단으로 되는 10개의 시프트 레지스터로 구성된다. K스택(31)에 기억되어 있는 데이터를 다음 표 2에 표시한다.

[표 2]

K스택에 기억되어 있는 데이터는, 라인(32)을 개재하여 어레이 승산기(30)으로 전송된다. 어레이 승산기는(30) (제4도에 보이는 것처럼)각기간마다 즉 거의 각 5마이크로초마다 다른 승산동작을 갱신한다. 제9도와 관련해서 후에 알게 되는 바와 같이, 어레이 승산기(30)는 8단을 갖고 있는 것이 바람직하다. 그 경우 데이터가 그들 8개의 단을 개재하여 보내질 때에 일련의 가산동작 및 시프트 동작이 실행되고, 그리고, 그 데이타는 K스택(31)어 기억되어 있는 적당한 계수 K_n로 승산된다. 따라서 승산동작은 40마이크로초를 필요로 한다. 그러나, 새로운 승산동작이 5마이크로초마다 개시되므로, 8개의 승산은 소정시간에 여러가지 종료단에 있다. 어레이 승산기(30)의 8기간의 계산기간은 제6도의 승산기의 입력 및 출력에서 알것이다. 예컨대 기간 T₁의 승산기 입력은 8기간 후의 T₉에 승산기에서 출력된다. K스택(31)에 기억되어 있는 계수는 9비트의 수 및 보호정보용 1부가 비트로서 기억되어 있다. 상술한 바와 같이, 이들 9비트의 수는 10진 등가치로-1에서 +1까지 변화하고, 어레이 승산기(30)의 구성을 간략화하고 있다. 어레이 승산기(30)의 출력은 가감산기(33)에 인가된다. 바람직한 실시예에 있어서, 이 출력은13비트 평행채널이고, 그중 12비트가 데이타이고, 1비트가 부호정보이다. 데이타 채널내의 비트수는 [설계상의 선택문제임은 당업자에게는 알 수 있을 것이다. 가감산기에의 타방의 입력은 기간 T₁인 때는 여진신호이고, 기간 T₂-T₁₀의 사이는 가감산기(33)의 출력이고, 기간 T₁₁-T₁₉의 사이는 시프트 레지스터(35)의 출력이고, 기간 T₂₀인 때는 래치메모리(36)의 출력이다.

이해를 용이하게 하기 위하여 가감산기(33)에의 입력은 여러가지 단극단투(單極單投)스위치(27A-37D)에 의하여 제어되도록 도시하고 있다. 그러나 그 스위치 기능과 따로 도시한 스위치 기능을 수행하기 위하여 고체스위치를 사용하는 것이 바람직하다는 것을 알 것이다. 가감산기(33)의 출력은 스위치(37B) 및 스위치(38A)에 인가되고 그리고 입력으로서 1기간 지연회로(34)에 인가된다. 또한, 가감산기(33)의 출력은 13비트 평행채널이고, 시프트 지스터(35)에 입력으로서 인가되고, 그리고 스위치(38B)에 인가되기 전에, 1기간 지연회로(34)에 의하여 지연된다. 시프트 레지스터( 5)는 13비트 평행채널에서의 데이터를 각각 8단 가지는 13의 시프트 레지스터에 기억한다. 시프트 레지스터(35)는 기간 T₁₂-T₂동안만 시프트 동작을 실행하도록 되어 있다. 시프트 레지스터(35)의 출력은 스위치(37C)와 스위치(39)에 인가된다. 스위치(39)는 기간 T₂₀인 때 폐성(閉聲)하여 필터의 출력 Y₁을 래치메모리(36)에 공급한다. 래치메모리(36)의 출력(12)은 b-A변환기(13)(제1a도) 및 스위치(37D) 및 (38C)에 인가된다.

스위치(37B)는 기간 T₂-T₁₀의 사이 폐성되고, 스위치(37C)는 기간 T₁₁-T₁₉동안 폐성되고, 그리고 스위치(37D)는 기간 T₂₀인 때 폐성된다. 스위치(38A)는 기간 T₁₃-T₁동안 폐성되고, 스위치(38B)는 기간 T₃-T₁₂동안 폐성되고, 스위치(38C)는 기간 T₂동안 폐성된다. 스위치(38A),(38B) 및 (38C)의 다른측은 버스(40)를 재개하여 어레이 승산기(3O)의 입력에 접속되어 있다.

제6도에는 기간 T₁-T₂₀동안에 제5도의 회로에서 발생하는 여러가지 중간결과가 나열되어 있다. 제6도를 개략적으로 참조하면, 승산기 입력의 한쪽은 계수 K_n정보이고, 타방의 입력은 스위치 38A-38C의 어느 것이 폐성하고 있는가에 따라서 변화한다.

기간 T₁인 때, 상술한 바와 같이 스위치(38A)는 폐성되고, 가감산기(33)의 출력이, 이 경우 b₂(i-1)이 승산기 입력으로서 인가된다. 동시에 타방의 가산입력은 여진신호 U(i)이다. 기간 T₂인 때, 타방의 승산기 입력은 b₁(i-1)이고 그것은 제5도에 의하면 스위치(38C)를 개재하여 래치메모리(36)의 출력에서 공급된다. 그때 제6도에 의하면 래치메모리(36)의 출력은 Y₁(i-1)이고, 표 1의 최후의 항을 보면, b₁(i-1)은 지연한 Y₁(i) 즉 Y(i-1)과 같이 설정되어 있는 것을 생각해 낼 것이다. 또 기간 T₂인 때, 타방의 가산입력은 가감산기의 출력에서 현재 출력되고 있는 데이타 이 경우 Y₁₀(i)이다. 기간 T₃인 때 승산기 입력은 K₁₀과 Y₁₀(i)이고, 그 Y₁₀(i)는 1기간 지연회로(34)의 출력에서 유도된다. 물론 이 승산의 결과는 기간 T₁₁까지 이용이 가능하지는 않고, 그때에 가감산기(33)의 입력의 한쪽으로서 공급된다. 기간 T₁₁에서 가감산기(33)의 타방의 입력은, 시프트 레지스터(35)의 출력에서 부여된다. 그 시프트 레지스터(35)로 부터 로우드되는 최초의 항은 기간 T₂로 시프트 레지스터(35)에서 최초에 출력되어 그대로 유지되어 있든 b₁₀(i-1)항이다. 이것은 상술한 바와같이 시프트 레지스터(35)가 기간 T₃과 T₁₁동안 시프트 동작을 하지 않는데 기인한다.

기간 T₁₃인때, 어레이 승산기(30)에의 입력은 다시 스위치(38A)를 개재하여 가감산기의 출력에서 부여된다. 기간 T₂₀인 때 Y₁(i)항이 시프트 레 지스터(35)로부터 래치메모리(36)에 출력되고 그리고 그 래치메모리(36)의 그 때의 출력 Y₁(i-1)은 스위치(37D)를 개재하여 가감산기(33)의 타방의 입력에 공급되고, 전술한바와 같이 b₁(i-1)을 출력시킨다. 래치메모리(36)는 1사이클 동안 그 필터출력 Y₁을 기억하고 있다.

이상 제5도의 블록도를 설명하였다. 제5도의 필터는 제11도에 보이는 바와 같이 N-M-2기간과 등가한 시지연간을 가지는 시프트레 지스터를 가감산기(33)와 1기간 지연회로(34)와의 사이에 놓는다면, (예컨대 계수 K_n을 M+2비트로 할 수 있는) M단 승산기를 갖는 N단 필터와 등가한 응용례에도 사용할 수 있다. 그 경우 제11도에 보이는 것처럼 스위치(38A)에의 접속은 추가한 시프트 레지스터(35)에 의한 지연은 N+M-1과 같이 설정한다. 여기에 제11도에 보이는 디지탈 필터는 일반적 형태의 디지탈 필터를 나타내고 있다. 그러나 제5도의 실시예의 경우 N-M-2는 제로(0)이고, 이와같은 지연은 이 실시예의 경우 필요하지는 않다. 제5도 및 제6도를 참조하여 설명한 실시예에 있어서, N+M-1은 17이고, 그 17은 데이터가 시프트 레지스터(35)에 인가되는 시간과 그 데이터가 시프트 레지스터(35)로부터 출력되는 시간과의 사이의 기간의 수를 나타내고 있다. 예컨대 제6도에 있어서 데이터 b₂(i+1)는 기간 T₂로 시프트 레지스터(35)에 보내지고 그리고 17기간 후의 기간 T₁₉에 시프트 레지스터로부터 출력된다. 그러나 이 실시예에서는 시프트 레지스터(35)는 보통의 (단이므로 시프트 레지스터(35)가 시프트 하지 않는 T₃에서 T₁₁까지의 기간동안 부가적인 지연이 행해진다. 이 9기간은 제6도에서 알 수 있는 바와 같이, 시프트 레지스터(35)에 입력할 필요가 없는 Y₂에서 T₁₀의 데이터가 1기간 지연회로의 출력에서 이용이 가능한 시간에 대응한다.

따라서 시프트 레지스터(35)의 단수와(만약 있다면) 데이터가 시프트 레지스터(35)에 있어서 시프트 되지않는 1사이클당의 기간수와의 합이 시프트 레지스터(35)에 의한 N+M-1기간의 지연에 대응한다.

제5도 및 제6도의 등가 10단 격자형 필터는 제1a도의 격자형 필터(10)에 필요한 필터동작을 타당한 데이터 전송속도로 수행한다. 예컨대, 이 바람직한 실시예에 있어서, 여진신호(11)는 10KHz의 속도(즉 100마이크로초 마다)로 공급되고, 가감산기(33) 및 어레이 승산기(30)에서의 기본적인 가산동작 및 1기간지연회로(34) 및 시프트 레지스터 (35)에서의 시프트동작은 통상 5마이크로초 기간내에 행해진다. 당업자가 주지하는 바와 같이 그와 같은 속도는 P채널 MOS LSI장치의 속도능력 내에 충분히 있고 제 도의 필터는 비교적 안가한 P채널 MOS LSI음성 합성칩 즉 복잡한 파형발생칩에 짜넣을 수 있다.

제5도의 등가 10단 격자형 필터의 기본구성은 다른 단자 격자형 필터에 등가한 디지탈 필터에도 적용할수 있음은 당업자들은 명백히 알 것이다. 선형 예측부호화 방식의 음성합성회로를 위한 10단 격자형 필터가 미국 국방성에 의하여 사용규격으로 선택되었기 때문에 필터의 바람직한 실시예로서 00단의 것을 선택하였다. 그러나 본 발명을 실시코저 희망하는 자가 다른 수의 등가 디지탈 격자형 필터를 사용하고저 희망한다면 1사이클에서 분할되는 기간의 수는 등가단수의 적어도 2개가 되어야 한다. 따라서 이 바람직한 실시예의 ,경우 기간의 수(20)은 등가단수(10)의 2배와 같다. 예컨대, 12단의 등가필터가 필요하다면 1사이클당의 기간의 수는 적어도 24로 하여야 하고, 그리고 단지 전술한 기본구성을 넓힐수록 좋다. 12단 등가필터의 경우전술한 기본구성에 따르면 즉, 하나의 가산과 하나의 승산이 각 기간마다에 개시된다면, 그 어레이 승산기는 하나의 승산을 완료하는테 10기간을 사용할 것이다. 이것은 제3도에 있어서, N을 12로 두고, 그에 따라서 제3도의 다이야프램을 완성시키므로써 알 것이다. 물론 각기간 때문에 5마이크로초를 유지한다면, 12단의 실시예에 의하여 수행되는 데이터 전송속도는 10단 필터보다 늦게 된다. 또한 어레이 승산기(30)를 개재하여서의 지연시간을 증대하므로써 계수 K₁-K₁₂의 비트수는 전 10비트에서 전 12비트로 증가한다.

같은 방법으로 8단 등가 디지탈 필터가 필요하다면, 그때에는 1시이클의 기간수는 적어도 16이고, 제3도에서 N을 8로 설치하므로써 승산기(30)을 지나는 전송 시간은 6기간이 되는 것을 알 것이다. 이 경우 상세한 것은 후술하는 어레이 승산기를 사용하므로써 K스택(31)로부터의 계수의 비트수를 8비트 이하로 제한할수 있다. 그러나 제4도에 관련하여 전술한 바와 같이 어느 실시예에서는 승산동작을 수행하는데 그 이상의 기간을 사용할 수도 있다. 이것은 계수 K의 정도를 높이고 싶으면, 설계상의 선택문제로서 바람직할지도 모른다. 정도의 향상은 계수 K_n의 비트수를 많이 필요로 하고, 그에 수반하여, 어레이 승산기(30)에 의한 지연도 길게 할 필요가 있다. 그때에는 승산과 가산이 각 기간마다에는 개시되지 않게 되므로, 제5도의 등가필터의 기본구성은 다소 변경된다. 그 경우 필터내에서 얻어지는 중간결과는 1시 기억하지 않으면 안되고, 그 때문에 제5도의 필터에 기억소자를 추가할 필요가 있다는 것은 당업자에게는 명백할 것이다. 그와같은 변경에 대하여는 여기서 상세하게 설명하지 않지만, 격자형 필터의 디지탈적인 실현장치에 대한 그와 같은 변경은 총명한 디지탈회로 설계자의 기술 내일 것이다.

중간결과 K₁₀·Y₁₀(i) 및 b_n(i)는 제5도의 디지탈 필터에 의하여 발생된다고 상술하였으나, 그들의 중간결과는 제1a도의 격자형 필터(10)를 실현하는데 필요로 하지 않으므로 사용되지 않는다. 그런데 유성음원 또는 무성음원으로부터의 데이터(V) 제1a도의 종래의 음성 합성회로에 있어서, 승산기(18)에 의하여 증폭정수 A와 곱해진다고 기술하였으나, K₁₀·Y₁₀(i)가 어레이 승산기(30)에 의하여 발생되는 시간 중에, 그 승산을 어레이 승산기(30)에 의하여 실행될 수 있음을 알았다. 이 V(i)의 A승산을 실시하는 디지탈 필터의 실시예를 제1도에 도시한다. 그리고 제7도의 회로에서 발생하는 여러가지 중간결과를 제8도에 도시한다.

제7도와 제8도를 참조하면 이 회로(및 그 회로에 의하여 발생되는 중간결과)가 다음의 변경을 제외하고 제5도의 회로와 같다는 것을 알 수 있을 것이다. 제7도의 참조번호는 제5도에 사용한 것과 거의 동일하나 식별을 용이하게 하기 위하여 「대시」를 붙였다. 증폭정수 A배 할 데이타(V)는 기간 T₅인 때에, 1기간 지연회로(34)의 출력을 인가하는 대신에 그 기간의 때에 스위치(38D)를 개재하여 어레이 승산기(30)의 일방의 입력에 공급된다. 기간 T₁₁에서 승산이 완료하여 U(i+1)즉 A·V(i+1)를 출력한 때, 시프트 레지스터(35)로부터의 데이터 b₁₀(i-1)을 입력하는 대신에 논리치의 제로(0)를 가산기 (33')의 타방의 입력에 입력시킨다. 또한 물론 계수 K_n의 데이터 증폭정수 A의 데이터의 양쪽이 K스택(31')에 입력하지 않으면 안된다.

제7도 및 제8도에서 알 수 있는 바와같이 이 실시예는 승산기 18(제1도)에 의하여 행해지는 기능을 격자형 필터 10의 디지탈적 실현장치에 짜넣은 것이다. K스택(31')에 기억되어 있는 데이터를 다음의 표 3에 기억되어 있는 데이터를 다음의 표 3에 나타낸다. 증폭정수 A는 계수 K_n이 K스택(31')로 갱신되는 속도와 같은 속도로 갱신되는 것이 바람직하다.

[표 3]

제9도를 참조하면, 어레이 승산기(30)가 블록도로 도시되어 있다. 라인(32-1) 내지 (31-9)는 K스택(32)로부터의 계수 데이터의 최하위 비트에서 최상위 비트를 각각 받는다. 라인(32-10)은 K스택(31)로부터의 부호데이터를 받는다. 어레이 승산기(30)에의 또 하나의 입력은 버스(40)를 개재하여 공급된다. 버스(40)의 라인(40-1) 내지 (40-12)는 최하위 비트에서 최상위 비트를 각각 공급하고 라인(40-13)은 버스(40)상의 데이타의 부호를 공급한다.

제9도에 있어서 참조부호 A, B, C 또는 D를 붙인 소자가 배열되어 있다(또한 참조부호가 없는 소자는 예컨대, 제10a도에 대응하는 A형 소자이다). 이들 소자 A-D는 제10a도에서 제10d도의 회로에 각각 대응한다. 제10a도에서 제10d도를 간단히 참조하면 각 회로는 점선으로 둘러싸여지고, 도체가 그 점선을 지나 연장되어 있다. 제10a도에서 제10d도의 점선을 지나 연장되는 도체의 상대위치는 제9도의 소자 A-D에 접속하는 도체에 위치적으로 대응한다. 제9도에 있어서, 소자는 8연 12행으로 배치되어 있다. 8열은 어레이승산기(30)의 상술한 8단에 대응한다. 이들 단은 제9도의 우측에 표시하고 있고, 또 라인 40-13에 접속된 8개의 시프트 레지스터 셀(51)을 포함하고 있다.

12행은 어레이 승산기(30)에 입력된다(라인 40-1 내지 40-12상의)수데이타의 12비트에 대응한다. 라인40-1 내지 40-12상의 데이타는 어레이 승산기(30)에 있어서 승산되고 있을 때, 시프트 레지스터와 같이 1단 1단 어레이 승산기의 안을 전파되간다. 따라서 소여의 단 에서의 전달속도는 전술한 5마이크로초대이다. K스택(31)에서의 라인(32-1)은 12개의 AND게이트(52-1) 내지 (52-12)의 한쪽의 입력에 접속된다. 각AND게이트의 타방의 입력은 라인(40-1) 내지 (40-12)에 각각 접속되어 있다.

AND게이트(52-12) 내지 (52-1)의 출력은 제1단의 A형 및 B형의 소자의 "부분 합산 입력"에 인가된다(제10a도 및 제10b도 참조).

라인(32-2)내지 (32-8)은 어레이 승산기(30)의 각각 제1단에서 제7단의 A형 소자(제10a도)의 K스택입력에 접속된다. 라인(32-9)는 제8단의 C형소자(제10c도)의 라인(32-9)입력에 접속된다. 라인(40-1) 내지 (40-12)는 제1단의 소자의 "데이타 입력"에 접속되고 그리고 그들 소자를 개재하여 그들 소자의 "데이타 출력"단자에서 제2단을 지나 제8단의 소자에 접속된다. 제1단의 소자의 부분 합산입력은 AND게이트(52-1) 내 (52-12)의 출력에서 유도되고 후속의 단에 있어서는 그것보다 하나 자리가 위의 비트의 부분합산출력으로부터 유도된다. 다만, 최상의 비트위치의 소자의 부분 합산입력은 예외이면, 그 경우는 전단의 최상위 비트위치에서의 자리올림출력에서 부분합산입력은 유도된다.

그렇지 않으면, 각소자에서의 자리올림 출력의 접속은 자리가 하나 아래의 비트위치에서의 자리올림 입력에 접속된다.

그런데 제10a도를 간단히 참조하면, K스택(31)에서의 「데이타는 "부분 합산 입력"이 전송게이트(60)을 개재하여 "부분 합산출력"에 직접 접속되든가 또는 전송게이트(61)을 개재하여 배타적 OR게이트(62)로부터 출력에 접속되든가를 결정한다.

AND게이트(63) 및 배타적 OR게이트(64)는 "데이타 입력" 및 "부분합산 입력"에 응답한다.

배타적 OR게이트(62)는 배타적 OR게이트(64)로부터의 출력 바 "자리올림 입력"에 응답한다. AND게이트(65)는 배타적 OR게이트(64)의 출력 및^*자리 올림입력"에 응답하고 그 출력은 AND게이트(63)로부터의 출력과 함께 OR게이트(66)에 출력된다. OR게이트(66)의 출력이 "자리올림출력"이다. "데이타 출력"은 예컨데, 두 개의 인버터로 되는 시프트 레지스터부(67)에 의하여 지연된^*데이타 입력"이다.

제10c도에서 알 수 있는 바와 같이, C형 소자는 "데이타 출력"의 접속이 없고, 그리고 시프트 레지스터부(67)가 설치되어 있지 않은 것을 제외하고, A형 소자와 3동일하다. 제10b도에는 B형 소자가 표시되어 있다. 그 B형 소자는 "데이타입력"에 입력이 접속된 시프트 레지스터부(67')에 접속된 "데이타출력"접속과, 입력이 "데이타입력"과^*부분 합산 입력"에 접속된 AND게이트(68)에 의하여 주어지는 "자리올림출력"접속과를 지니는데 불과하다. 제10d도에 있어서, D형 소자는 입력이 "데이타입력"과 "부분 합산입력"에 접속된 게이트(68')에서 "자리올림출력"을 출력할 뿐이다.

각 단에 있어서, 단의 소자간의 자리올림정보의 필요한 전송을 포함해서 새로운 부분합이 계산된다. 그러나 부분 합출력은 K스택라인 상의 데이타가 논리치 제로(0)인 경우에는 변화하지 않은 채로이고, 스택(31)로부터의 타인상의 데이타가 논리치 1의 경우에는 "데이타입력"상의 데이타에 가해져서 "부분합출력"을 출력한다. 부분합은 데이타가 어레이 승산기내를 시프트될 때에 자리의 다음에 낮은 자리에 시프트된다. 물론 K스택(31)에서의 계수K_n데이타는 -1에서 +1까지의 진수 범위내에있는 수에 대응하고 있으나, 최하위 비트는 어레이 승산기의 각단에 있어서 없어진다. 따라서 라인(32-1) 내지 (32-9)에 논리치제로가 되고, 반대로 라인(32-1) 내지 (32-9)위의 데이타가 모두 논리치 1의 경우에는, 버스 40상에 입력되는 데이타는변화하지 않고, 어레이 승산기에서 출력된다. 라인(32-1) 내지 (32-9)상의 외에 생각되는 데이타 패턴의 경우는 버스(40)상의 데이타는 라인(32-1) 내지 (32-9)상의 데이타의 크기에 따라 29단계에서 버스(40)에 입력된 치와 제로와의 사이에서 증감된다.

데이타는 시프트 레지스터와 같이 1단 1단 어레이 승산기(30) 내를 시프트하므로, K스택(31)로부터의 데이타는 표 2 및 표 3에 표시한 것처럼 비스듬이 이행하고, 예컨대, 적당한 계수의 적당한 비트가 어레이 승산기(30)에 있어서, 적당한 때에 도달하는 것을 보증한다. 제10a도에서 제10c도에 있어서 상술한 바와 같이 시프트 레지스터와 같이 그들의 회로를 동작시키기 위한 타이밍 펄스는 도시하지 않았다. 이것은 당업자가 주지하는 바와 같이 제10a도에서 제10c도의 회로에 클록동작게이트를 마련하고, 또는 전충전조건부 방전형 로직을 사용하는 것 등에 의하여 그와 같은 타이밍 기능을 부여할 수가 있기 때문이다. 따라서, 그와같은 타이밍에 대한 검토는 여기에서 상세히 나타내지 않는다.

또한, 전충전 조건부 방전형 로직은 계이트부 로오드로직의 사용에 대신하여 시스템내에 있어서, 데이타를 전송하는 방법으로서 주지의 것이고, 게이트의 입력 노오드가 클록신호에 의하여 미리 충전(전충전)되고 그리고 출력이 입력노오드에 접속된 게이트의 논리상태 「1」 또는 「0」에 의하여 건이 붙여져서 클록신호에 의하여 방전(조건부 방전)되는 것이다. 이 전 충전. 조건부 방전형 로직은 게이트부로오드 로직보다 소비전력을 작게할 수가 있다. 또 리이드 온 리메모리를 번지 지정하는 경우에 사용한 전충전. 조건부 방전형 로직에 대한 고안은 미국특허 제3,934,233호의 제17란 및 제18란에 기재되어 있다.

재차 제9도를 간단히 참조하면, 라인(40-13)상의 부호 데이타는 시프트 레지스터 소자(51)에 의하여 8단 지연 승산기 즉, 8단 어레이 승산기(30)의 사이, 단순히 지연되고 그후, 배타적 OR게이트(53)에 의하여 라인(30-10)상의 K스택(31)로부터의 부호 데이타와 비교되고, 승산의 올바른 규칙에 따라 출력데이타의 올바른 부호를 출력한다.

제5도 제7도를 되돌아보면, 어레이 승산기(30) 또는 (30')에 대하여는 상세하게 설명하였다. 그러나 가감산기(33) 또 (33'), 1기간 지연회로(34) 또는 (34'), 시프트 레지스터(35) 또는 (35'), 래치메모리(36) 또는 (36')등의 다른 소자에 대하여는 들의 종래소자가 주지이기 때문에 상세한 설명은 하지 않는다. 가감산기(33) 또는 (33')는 그 2개의 입력에 부호 부데이타를 받아, 데이타와 함께 입력된 부호에 따라 감산동작 또는 가산동작의 어느 것인가가 요구되어 있는가 어떤가를 결정한다.

몇가지 실시예를 참조하여 본 발명을 설명하였으나, 본 발명은 그들 실시예에 한정된 것은 아니고, 당업자에게는 그 외에도 여러가지 변경이 명백할 것이다.

Claims (1)

1. 다수의 디지탈 필터 계수 및 디지탈 여진 신호에 반응하는 음성합성회로로서,

   상기 다수의 디지탈필터 계수들을 기억시키기 위한 제1기억수단(제5도의 31, 제7도의 31', 제11도의 31); 상기 디지탈 여진 신호의 원(11) ; 상기 다수의 지지탈 필터 계수 및 상기 디지틸 여진신호에 반응하여 음성을 대표하는 디지탈 신호를 발생시키기 위해 상기 제1기억수단 및 상기 디지탈 여진 신호원에 결합될 뿐만 아니라, 승산기 (제5도의 30, 제7도의 30', 제11도의 30), 상기 제1기억수단 및 상기 승산회로를 결합시키기 위한 제1회로 수단(제5도의 32, 제7도의 32', 제11도의 32), 상기 승산회로에 결합된 입력을 가진 가감산기(제5도의 33, 제7도의 33', 제11도의 33), 이 가감산기로부터 출력된 데이타를 기억시키기 위한 제2기억수단(제5도의 34, 35, 36 제7도의 34, 3', 35', 36' ; 제11도의 34, 35, 36), 그리고 상기 제2기억수단의 출력을 상기 승산회로의 입력에 결합시키기 위한 제2회로수단(제5도의 40 ; 제7도의 40'; 제11도의 40)으로 된 디지탈 필터 ; 음성을 나타내는 상기 디지탈 신호를 아날로그 신호로 변환시키기 위해 상기 디지탈 필터에 결합된 변환기(13); 그리고 상기 아날로그 신호를 가청음으로 변환시키기 위해 상기 변환기에 곁합시킨 스피커(14)로 구성되고, 상기 제2회로수단(제5도의 38A, 38B, 38C ; 제7도의 38A', 38B', 38C'; 제11도의 38A, 38B, 38C)이 격자필터를 수행하는데 있어서 상기 가감산기의 출력을 상기 승산회로의 입력에 선택적으로 결합시킴과 동시에 상기 제2기억기의 출력을 상기 승산회로의 한 입력에다 결합시키는 특징을 지닌 디지탈 필터.

Images