JPH04506871A - 試験インターフェース用バッファ集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 試験インターフェース用バッファ集積回路本発明は、共通の基板上に取り付けら れ、高密度の配線により結合された複数の集積回路を含む電子システムに組み込 まれてもよい、試験インターフェースとなるバッファ集積回路チップに関する。

発明の背景 本明細書には、１９８９年９月１２日こＣ，Ｗ、アイケルバーガー（Ｅｉｃｈｅ ｌｂｅｒｇｅｒ）　、Ｋ、Ｂ、ウニレス（Ｗｅｌｌｅｓ）二世、Ｒ，Ｊ、ウォジ ナロウスキ（Ｗｏｊｎａｒｏｗｓｋｉ　）に対し発行されゼネラルエレクトリッ ク社に誼渡された「高速カスタム化設計および独特の試験機能のための集積回路 パッケージ構造」と称する米国特許４，８８６，５０８号を引用して包含する。

この米国特許は、多数のモノリシック集積回路チップか一つの共通基板の面上に 位置するくぼみ（Ｗｅｌｌ）に直接取り付けられ、ポリイミド絶縁層で被覆され ている複数チップ集積回路を記載している。これらのチップは互いに、また基板 上の金属化被覆に、高密度配線（ＨＤ■）技術によって接続されている。このＨ ＤＩ配線は、ポリイミド層中の経路（ｖｉａｓ）を経て幅２５ミクロン程度のボ ンドパッド（ｂｏｎｄ　、ｐａｄ）に対してなされ、モノリシックＩＣチップの 表面または基板上のどこにでも位置することか可能である。そして介在する絶縁 ポリイミド層のため、集積回路の活性部分の真上を通って接続か可能である。絶 縁ポリイミド層で隔てられた四層までの金属配線を用いることかできる。基板上 には、複数チップＩＣに対しビン出しを可能にする通常サイズの接続パッドが、 限られた数設けられている。

各モノリシックＩＣチップ中に含まれるテスト回路も記載されている。各チップ は直列入力並列出力（Ｓ　Ｉ　ＰＯ）レジスタを含んでおり、それは、ビット順 次形式で与えられる一連のテストベクトルを受け取り、この一連のテストベクト ルをテストモード信号による選択に従い、ビット並列形式でチップの入力ポート へ、あるいは先行各チップの各出力ボートへ、周期的に加えるためのものである 。

各チップは並列入力直列出力（ＰＩＳＯ）レジスタを含んでおり、それは試験結 果をテストモード信号による選択に従いチップの出力ボートからまたは後続の各 チップの各入力ポートから、並列ビット形式で受け取り、そしてこのテスト結果 をビット順次出力形式に変換するためのものである。チップ上の５ＩＰＯレジス タには順次出力機能をも具えており、これによりそれらのカスケード接続は拡張 シフトレジスタとなることかでき、順次形式で与えられるテストベクトルかこれ を介して個々の５ＩＰＯレジスタに順次読み込まれることになる。同様に、チッ プ上のＰＩＳＯレジスタは順次入力機能をも具え、これにより、それらのカスケ ード接続は別の拡張シフトレジスタとなることかでき、それを介して試験結果は 個々のｐｒｓｏレジスタから順次形式で順次読み出されることになる。

試験機能内蔵モノリシック集積回路チップで、各チップに含まれる部分５ＩＰＯ およびｐｒｓｏレジスタが、順次でなく個別の形式で受入れられるものは、知ら れている。回路とシステムに関する１９９０年５月国際シンポジウムてに、ウニ レス（Ｗｅ　Ｉ　Ｉ　ｅ　ｓ）二世、Ｒ，ハートレイ（Ｈａｒｔｌｅｙ）、Ａ、 チャタ−ジー（Ｃｈａ　ｔ　ｔ　ｅｒ　ｊｅｅ）　、Ｐ、プラノ（Ｄｅｌａｎｏ ）およびＭ、　ハートマン（Ｈａｒｔｍａｎ）により提出された論文「大規模ノ ＼イブリッドＶＬＳ　１のための試験方法論」はこれらのチップについて述べて いる。「マルチチップモジュールを用いた合成、試験およびデバッグ環境」とい う表題のＲ，ハートレイ、Ｋ、ウニレス二世、Ｍ、ハートマン、Ａ、チャタ−ジ ー、Ｐ、デラ人Ｂ８モルナー（Ｍｏｌｎａｒ）およびＣ，ラファティ（Ｒａｆｆ ｅｒｔｙ）によるさらに包括的な論文か、ｒＥＥＥ設計および試験雑誌によって ７月発行分として受理されている。

場合によって、特にＨＤＩ技術の高速システム原型機能か利用される際には、庫 出しくｏｆｆ−ｔｈｅ−ｓｈｅｌｆ　）　Ｉ　Ｃチップを含むようにシステムか 設計されることかある。ＨＤＩ技術に専用されるＩＣチップは、通例、低キヤパ シタンス高密度配線を駆動すれば足りる出力駆動機能をもつように設計されるの で、また庫出しＩＣチップは比較的大きいキャパシタンスをもたらす大きな接続 パッドを有するので、Ｈ１ｌ技術専用設計ＩＣチップから庫出しＩＣチップへデ ータを転送する際に応答速度を保つためには、高速のバッファかこれらのＩＣチ ップの間に介在する必要がある。この高速バッファは、インターフェース中に各 ビットラインのための出力駆動機能をもつバッファ増幅器を含み、そして別のＩ Ｃチップの上に構成されることになろう。

ＨＤ！技術専用設計ＩＣチップのためのそれに適合する、内蔵テスト機能をバッ ファが有することが、有用である。この内蔵テスト回路は、先行するＨＤＩ技術 専用設１ｉｔＩ　Ｃチップからバッファチップへの接続（ｉｎｔｅｒｃｏｎｎｅ ｃｔｉｏｎ　ンの試験かできなくてはならない。この条件は、両ＩＣチップの設 計かいずれもＨＤＩ技術の制約を考慮することができる故に、容易に満足される 。バッファチップの入力ポートから先行するＨＤＴ技術専用設計ＩＣチップの出 力ボートへテスト入力信号を与えるよう配慮かされなくてはならない。

バッファＩＣチップから後続の庫出しＩＣチップへの接続の試験のための配慮は 、庫出しＩＣチップがテスト入力信号をそれから先行するバッファＩＣチップへ 戻す駆動を可能にする内蔵テスト体制を通常有していないことのために、複雑で ある（ＨＤｒ用設計の二つのＩＣチップ間の接続のテストは、前にも示したよう に、後続ＩＣチップから先行ＩＣチップへテスト入力信号を戻す駆動により通常 行われる）。バッファＩＣチップから後続の庫出しＩＣチップへの接続の試験は 、従って、先行バッファＩＣチップから庫出しＩＣチップの入力ポートへのテス ト入力信号の駆動と、庫出しＩＣチップの出力ボートからのテスト応答信号の検 知により、庫出しＩＣチップの機能試験の一部として行われなくてはならない。

（試験中、もし庫出しＩＣチップか、通常の又はテスト以外の操作条件中に複数 の信号入力ボートを有するならば、それらは個別の信号入力ボートのビット幅の 和に等しいビット幅を有する個別のテスト入力ポートの各部分と考えられる。

そして、庫出しＩＣチップが、通常の又はテスト以外の操作条件中に複数の信号 出力ボートを有するならば、同様に、それらは単一のテスト出力ボートの各部分 と考えられる）。もし庫出しＩＣチップがＨＤＩ用設計ＩＣチップに直接接続さ れているなら、テスト応答を庫出しＩＣチップのテスト出力ボートにおいて検知 する手段は存在しないであろう。その理由は、ＨＤＩ用設計ＩＣチップはテスト 中に入力ポートにおける状態を検知するように設計されているわけてなく、むし ろテスト中のそれの出力ボートでの状態を検知するためにのみ設計されているた めである。そこで、庫出しＩＣチップの後に、テスト応答を検知するための試験 インターフェースを挿入することが必要になり、この試験インターフェースは別 のＩＣチップにより実現される。

二つの庫出しＩＣチップがカスケードに連なっているときには、両チップ（庫出 しＩＣチップ）の組合せ機能のテストによるよりも、むしろ前方のチップへの接 続を、そのチうプの円能そのヒののテストによってＶ吟する方が好重しい。それ 故に、二つの庫出しＩＣチップの間にテスト応答を検知する機能を具えるＩＣチ ップを挿入すべきである。また、後の方の庫出しＩＣチップから後続のＨＤＩ用 設計ＩＣチップへの接続のテストも、両庫出しＩＣチップの組合せ機能より、む しろ後の方のチップ（庫出しＩＣチップ）の機能そのもののテストによる方が好 ましい。それ故、二つの庫出しＩＣチップの間に、入力テスト信号をそれらのう ち後の方のものへ送り込むためのチップを挿入すべきである。

バッファ増幅を行い、テスト応答を検知し、テスト信号を入力ポートを通して送 り返す能力をもつ単一のＩＣバッファチップは、庫出しＩＣチップとＨＤＩ用設 計ＩＣチップの間に介在させるべきチップの種類を減らす。そのような複合機能 をもつバッファチップは、それぞれ、各庫出しＩＣチップの前に用いることかで き、またそれ以外に他のチップが後続していない庫出しＩＣチップの後に用いる こともできる。また、上記の複合機能をもつバッファチップはそれぞれ、それ以 外には他のチップが後続していない、内蔵テスト機能を有する各チップの後に用 いて、そのバッファチップへの接続を試験する手段と共に、低インピーダンス駆 動性能を得るようにすることもできる。

後続のＨ１］専用設計ＩＣチップへの接続のテストを可能にするため、バッファ 増幅と内蔵テスト機能を併せもつ単一のＩＣチップは、試験の間にはそのバッフ ァ増幅機能を不能にする手段を含むことになろう。接続テストに対する短絡的応 答を避けるため、現にテスト中の接続には、バッファ増幅に関する低いソースイ ンピーダンスは適用されない。これは、バッファの出力ボートの各ビット位のた めにバッファ増幅器として三状態ドライバ（ｔｒｉｓｔａｔｅ　ｄｒｉｖｅｒ） を用いれば、対応できる。

発明の概要 本発明は、試験用インターフェースをそなえるバッファ集積回路に具体化される 。三状憇ドライバか含まれ、それはデータ出力ボートも共に形成する各データ出 力ビツト端子を有する。マルチプレクサ手段がテスト出力端子に対し、これらの データ出力ビツト端子の中の一つにおける各論理条件を選択する。第一の論理状 態を有する制御信号ビットが、三状態ドライバの各制御入力ビツト端子に与えら れ、それらのうち選択されたものを、第一の状態と反対の第二の論理状態をもつ 制御信号ビットかそれらの制御ビット入力端子に与えられるとした場合に比べて 低いソースインピーダンスをもたらすように条件づける。データ信号ビットを各 三状態トライバのデータビット入力端子に与えるための手段か設けられる。

バッファ集積回路の好ましい実施態様では、直列入力並列出力レジスタによって 、一度に一ビットずつ順次に受入れられるテストベクトルのための保存かなされ る。第一のスイッチ手段は、データ入力ボートからのビットを三状態ドライバの データビット入力端子に選択的に与え、第二のスイッチ手段はこの直列入力並列 出力レジスタに保存されたテストベクトルのビットを、三状態ドライバのデータ ビット入力端子に選択的に与える。

図面の簡単な説明 第１Ａは、高密度接続を間に有する集積回路チップの模式図であって、チップの 一部は本発明により構成された補助バッファチップである。

第２図は、本発明により構成された補助バッファチップの模式図であって、同チ ップの構成部分の配置および接続され方を見やすくするのに役立つ。

第３図は、単一の補助バッファチップ中のチップ選択レジスタの部分および同チ ップ選択しンスタに付属したテスト可能化回路を示す模式図。

第４図は、第２図の補助バッファチップのための指示デコーダ、クロック発生器 、チップ選択部の回路を詳細に示す模式図。

第５図は、第２図の補助バッファチップのためのビットスライス部を詳細に示す 模式図。

第６図は、第２図および第５図の回路に加え得る変形の模式図。

第７図は、第２図の補助バッファチップのための、三重モジュラ−冗長度回路に 用いるのに適合させる、別のビットスライス部を示す模式図。

第８図は、第７図のビットスライス部の三つの入力部のためのクロック信号を選 択的に発生するための回路を示す模式図。

第９図は、第７図のビットスライス部の三つの入力部のためのクロック信号を選 択的に発生するための別の回路を示す模式図。

第」０図は、第５図または第３図によるビットスライスの各前方部分の可能化か いかに選択的になされるかを示す模式図。

第１１図は、回路の三重モジュラ−冗長度を有し、本発明を具体化した補助バッ ファチップを用いたシステムの模式図。

第１２図は、本発明を具体化した補助バッファチップを用いた耐故障性電子シス テムの模式図。

詳細な説明 第４図は高密度配線（ＨＤｆ）技術を用いて構築した電子システムの一部分を示 す。複数のモノリシック集積回路ＣＨ［Ｐ５　、　Ｃ）ｌＩＰ６　、　ＣＨＩＰ ７　、　ＣＨＩＰ８　、　ＣＨＩＰ９　。

Ｃ）ＩＩＰｌｏｏおよびＣ１（ＩＰＩＩか共通の基板上に取り付けられ、作動電 圧ゼロボルトのボンドパッド、作動電圧＋５ｖのボンドパッド、５ＥＲＩＡＬ　 ＴＥＳＴ　ＦＥＥＤ　（直列テストフィード）ボンドパッド、ＴＥＳＴ　ＯＵＴ 　（テスト７’ｙ　））ボンドパット、ＴＥＳＴ　ＣＬＯＣＫ　（テストクロッ ク）ボンドパッド、ＴＥＳＴ　ＥＮＡＢＬＥ　（テスト可能化）ボンドパッド、 三つの指示（ｉｎｓｔｒｕｃｔｉｏｎ　）ボンドパッドｌＮ５ＴＲＵＣＴＩ　、 ｌＮ５ＴＲＵＣＴ２　、　ｌＮ５ＴＲＵＣＴ３への高密度配線（ｉｎｔｅｒｃｏ ｎｎｅｃｔｉｏｎ　）を有する。データバス接続ＤＢＩ　、　ＤＢ２　、　ＤＢ ３　、　ＤＢ４　、　ＤＢＳ　、　ＤＢ６　、　ＤＢ７　、　ＤＢＳはそれぞれ 任意のＮビット幅をもち、共に上記のモノリシック集積回路、いずれかの先行す るモノリシック集積回路、いずれかの後続のモノリシック集積回路と連絡してい る。整数Ｎは典型的には８である。ＣＨＩＰ５及びＣＨＩＰ６は、Ｋ、ウニレス 二世らの論文「大規模ハイブリッドＶＬＳＩのための試験方法論」に記載された ような内蔵テスト回路を有している。ＣＨＩＰ５およびＣ）ＩＩＰ６は、庫出し 市販モノリシック集積回路ＣＨＩＰ７およびＣ１（ｒＰ８と共に用いられるもの で、これらは内蔵テスト回路を存しないか、他の型の内蔵テスト回路を育する。

そのような他の形式のテスト回路は、欧州および米国の主力半導体ユーザの協力 機関である、Ｊｏｉｎｔ　Ｔｅ５ｔ　Ａｃｔｉｏｎ　Ｇｒｏｕｐに因んで命名さ れたＪＴＡＧ境界スキャン構成（ａｒｃｈｉ　ｔｅｃｈｔｕｒｅ）を用いてもよ い。ＣＨＩＰ９　、　ＣＨＩＰＩＯ，ＣＨＩＰＩＩ　はそれぞれ本発明を具体化 した補助バッファチップてあり、ＣＨＩＰ５とＣＨＩＰ７　、ＣＨＩＰ７とＣＨ ＩＰ８　、　ＣＨＩＰ８とＣＨＩＰ６の間のバッファにそれぞれ用いられる。Ｃ ＨＩＰ５　、　Ｃ）ＩＩＰ９　、　ＣＨＩＰＩＯ，Ｃ）ＩＩＰＩＩおよびＣＨＩ Ｐ６は、そわらの甲にソフトレソスタの各部分を有し、ＨＤｒ配線ＳＣＩ　、　 ＳＣ２、ＳＣ３、ＳＣ４、ＳＣ５、ＳＣ６によって、ＣＨＩＰ　５ＥＬＥＣＴ　 ＩＮのボンドパッドとＣＨＩＰ　５ＥＬＥＣＴ　ＩＮのポンドパッドとの間にカ スケード接続されている。

補助バッファチップＣＨＩＰ９は、Ｎビット幅のデータバスＤＢ中の接続の試験 を、一度に一つの１−０パターンでこれらの接続のうちの選ばれた一つを駆動す ることにより実現させるが、このパターンはＣＨ［Ｐ５の内蔵テスト回路を用い て検知し、ＴＥＳＴ　ＯＵＴボンドパッドに与えることができる。ＣＨＩＰ９は また、庫出し集積回路ＣＨＩＰ７の機能テスト中に、テストベクトルを比較的低 いソースインピーダンスでデータバスＤＢａ中の接続を通してＣＨＩＰ７のデー タ入力ボートへ送り込むようになっている。

補助バッファチップＣＨＩＰＩＯは入力テストベクトルに対する庫出しチップＣ ＨＩＰ７の応答を検知し、それらの応答を一度に１ビツト、ＴＥＳＴ　ＯＵＴボ ンドパッドに与えるようになっている。ＣＨＴＰＩＯはまた、庫出しチップＣＨ ＩＰ８の機能テスト中に、入力テストベクトルをＣＨＩＰ８のデータ入力ボート へ、比較的低いソースインピーダンスでデータバスＤＢＳ中の接続を通して送り 込む。

補助バッファチップＣＨ［Ｐｌｌは庫出しチップＣＨＩＰ８の応答を検知し、そ れらの応答を一度に１ビツト、ＴＥＳＴ　ＯＵＴボンドバッドに与える。ＣＨＩ ＰＩＩはまた、ＣＨＩＰ６とＣＨＩＰＩＩの間のＮビット幅のデータバスＤＢＴ 中の接続の試験の間、ＣＨＩＰ６により伝送される１−０パターンを検知するよ うになっている。

ＣＨＩＰ８とＣ）１１円】および接続ＤＢＳを省き、ＳＣ４とＳＣ５を互いに直 接接続し、ＤＢＳとＤＢ７を互いに直接接続した以外は、第１図と同様な、電子 システムを、本発明に従い構成できる。また、二つ以上の庫出しチップをカスケ ードにした電子システムも、個々の補助バッファ回路チップを、前後する庫出し チップの各対の間に導入することにより、本発明に従って構成することかできる 。本発明により、チップのカスケード接続でなくツリー（ｔｒｅｅ）接続にした 電子システムも、勿論構成できる。

第２図は本発明に従い構成される補助バッファ回路の代表である。Ｎ個の複数の ヒツトスライスＢＳＩ、　ＢＳ２．・・・・・、　ＢＳ（Ｎ−１）、　ＢＳＮに より補助バッファ回路のＮビット幅のＤＡＴＡ　ＩＮボートか同じ回路のＮビッ ト幅のＤＡＴＡ　ＯＵＴボートへ接続される。

チップセレクタＣ３は、それに通される単一ビ、：・トークレ　ｓ　：　Ｏ；； 　３　；”ｌ　）に応答して、多重クロック発生器ＭＣＧがクロック信号をビッ トスライスＢＳ１．　ＢＳ２．・・・・・。

ＢＳ（Ｎ−１）、　ＢＳＮへ供給できるようになる。これらの単一ビットトーク ンは例えば、Ｋ、ウニレス二世らの論文「大規模ハイブリッドＶＬＳ　Ｉのため の試験方法論」に述べられたシフト可能化トークンおよび出力可能化トークンに それぞれ相当する、チップ選択トークンおよびチップ出力テスト可能化トークン から成ってもよい。ＴＥＳＴ　ＥＮＡＢＬＥ　（テスト可能化）接続を経てテス ト可能化ビットか供給されると仮定すると、チップセレクタＣ８は、テスト出力 バッファＴＯＢかビットスライスＢＳ１．　ＢＳ２．・・・・・、　ＢＳ（Ｎ− １）、　ＢＳＮのうち選ばれた一つを、第２図の補助バッファ回路からのＴＥＳ Ｔ　０１ＪＴ接続へ接続されるようにする。ビットスライスＢＳ１．　ＢＳ２． ・・・・・、ＢＳ（Ｎ−ｔ）、　ＢＳＮは各々共通の５ＥＲＩＡＬ　ＴＥＳＴ　 ＦＥＥＤ接続から接続されており、これを通ってテストベクトルとテスト指示（ ｉｎｓｔｒｕｃｔｉｏｎ　）が供給される。チップ選択トークンビットにより多 重クロック発生器ＭＣＧは選択された時期にクロック（Ｃ１０ｃｋｉｎｇ）信号 をビットスライスＢＳ１．　ＢＳ２．　・−−−−、ＢＳ（Ｎ−１）、　ＢＳＮ 　ヘ供給することか可能とされるが、それは、三つの指示ラインｌＮ５ＴＲＵＣ Ｔ　２．ｌＮ５ＴＲＵＣＴ　ｌ、ｌＮ５ＴＲＵＣＴＯを経て受け取るコードされ た命令に応じて指示デコーダＤＥＣ’により制御される（本明細書で３ビツト命 令という場合には、その命令の最初のビットは指示ラインｌＮ５ＴＲＵＣＴ　２ を経て与えられ、中間のビットは指示ラインｌＮ５ＴＲＵＣＴ　ｌを経て、最後 のビットは指示ラインｌＮ５ＴＲＵＣＴ　Ｏを経て、与えられるものと仮定する ）。これらのクロック信号は５ＥＲＩＡＬ　ＴＥＳＴ　ＦＥＥＤ接続からビット スライスＢＳ１．　ＢＳ２．・・・・・。

ＢＳ（Ｎ−１）、　ＢＳＮへのテストベクトルとテスト指示の組み込み（ｌｏａ ｄｉｎｇ）を制御する。

第３図および第４図は、指示デコーダＤＥＣ’、多重クロック発生器ＭＣＧ　、 チップセレクタＣ８１テスト出力バツフアＴＯＢの細部を示す。第３図でチップ セレクタＣ８は、クロック（ｃｌｏｃｋｅｄ　）ビットラッチＣＢＬ！、　ＣＢ Ｌ２のカスケード接続を含んでいるが、これは内蔵テスト回路を有するチップを 記載したに、ウニレス二世らの論文［大規模ハイブリッドＶＬＳ　Ｉのための試 験方法論」の中の第３図の回路の２フトステージＲ３ＩおよびＲ３２と構造上も 作用上も対応するものである。クロックされたピットラッチＣＢＬＩ、　ＣＢＬ ２をカスケード接続する順序は任意に選ばれる。ただし一旦一つの順序か選ばれ たら、以後は基準としてそれに固定される。要素ＩＮＶＩ’、ＩＮＶ２’　、＆ Ｏ’、　ＢＡＩ’は、第２図に示した、同様な、しかしプライム（ダッシュ）の 付かない呼称の要素に対応する。テスト出力バッファＴＯＢは、ＰＲＯＢＥライ ンとＴＥＳＴ　０ｔＪＴ接続の間の三状態ドライバＴＳＯ’を含んでいる。この 三状態ドライバＴＳＯ°は、第２図中に、対立する三状態ドライバＴＳＯを有し ている。

第４図中で、３より８へのデコーダＤＥＣ”は、内蔵テスト回路をもつ集積回路 中に用いられている第３図のデコー列ＥＣに似ている。ただし、デコーダの出力 の用い方は幾らか異なっている。ＩＩ！指示のデコーディングはデコーダＤＥＣ の７出力に１を生ずる。このｌはインバータＩＮＶ８により反転され、ゼロ出力 を生じ、それは明細書中でさらに詳しく説明するように、ＪＴＡＧ試験のために 設計された庫出し集積回路チップのＪＴＡＧ試験に用いることかできる。０００ 指示のデコーディングはデコーダＤＥＣの０出力に１を生じ、それは明細書中で さらに詳しく説明するように、三重モジュラ−冗長度動作を実行するのに用いら れる。

第４図において多重クロック発生器は、第２図のクロック発生器ＣＧと対をなす クロック発生器ＣＧ’　を含むものとして示されている。クロック発生器ＣＧ’ 　はＴＥＳＴＣＬＯＣＫ接続で受け取られる単相クロック信号を、二つの重なり 合わないクロック信号の相φＡ、φＢに変換する。その代りに、二つの重なり合 わないクロック信号和φＡ、φＢはチップ上回路を単純化するように一対のＴＥ ＳＴ　ＣＬＯＣＫ接続を経て補助バッファ回路に供給されてもよい。第３図のＡ ＮＤゲート＆１　、　＆２．　＆３、＆４．＆５．＆６．＆７．＆８．＆９．＆ ＩＯとそれぞれ対をなすものが、第４図中のＮＡＮＤゲートとそのＮＡＮＤゲー ト出力接続中の論理インバータから成る各組合せ中にある。論理インバータ［Ｎ Ｖ　９をその出力接続中にもつＮＡＮＤゲートＮＡＮＤ　ｌは、φＡクロック信 号が１であり、クロックピットラッチＣＢＬＩ中に保存された補助バッファチッ プに対するチップ選択ビットが１であり、同時にデコーダＤＥＣが０００指示を デコードして、そのゼロ出力に１を生ずるのに対応して、φＯＡクロック信号と して１を生ずる。論理インバータＩＮＶＩＯをその出力接続中にもつＮＡＮＤゲ ートＮＡＮＤ２は、φＢクロック信号か１で、チップ選択ビットか１であり、同 時にデコーダＤＥＣ’か０００指示をデコードして、そのゼロ出力に１を生ずる のに対応して、φＯＢクロック信号としてｌを生ずる。選択された補助バッファ 回路チップ中のクロック信号φＯＡ、φＯＢの選択的発生は、Ｋ、ウニレス二世 らにより論文「大規模ハイブリッドＶＬＳＩのための試験方法論」に記された、 テスト回路内蔵チップに見られない特徴である。

第５図は、第２図のビットスライスＢＳＩ、　ＢＳ２．・・・・・、　ＢＳ（Ｎ −１）、　ＢＳＮのうちに番目のものか取り得る形をより詳しく示す。ただしｋ は１からＮまての整数である。

このに番目の代表ビットスライスはＤＡＴＡ　ＢＩＴ　ＩＮ接続から接続された 前方部分ＡＢＳＫと、ＤＡＴＡ　ＢＩＴ　ＯＵＴ接続へ接続された後方部分ＰＢ ＳＫを存している。このに番目の代表ビットスライスは、次の上位および次の下 位のビットスライスの間にはさまれていると想定され、これらはに番目のビット スライスに構造上同様であり、図の大きさに関する制約のため、第５図では省略 されているが、第５図の上部および下部に示されているそれぞれ一方の側面で、 それぞれに番目のビットスライスに隣接している。

ｋ番目のビットスライスの後方部分ＰＢＳｋ中にある三状態ドライバＴＳ５１は 、ＤＡＴＡＢＩＴ　ＯＵＴ接続を駆動する。もし制御ビットにより１に条件付け られると、三状態ドライバＴＳ５１は十分低いソースインピーダンスからＤＡＴ Ａ　ＢＩＴ　ＯＵＴ接続を駆動し、後続の庫出し集積回路チップのキャパシタン スを駆動する。もし、ビットスライスの前方部分ＡＢＳｋ中の第一のスイッチ手 段として用いられる伝送ゲー１−ＴＧ２＋か導通して、それのＤＡＴＡ　ＢＩＴ 　ＩＮ接続を正常の非テスト動作の間三状態ドライノ＜Ｔｓ５１のデータ入力に 接続するとすれば、三状態ドライバＴＳ５１はＤＡＴＡ　ＢＩＴ　ＩＮ接続にお けるデータビットを、ＤＡＴＡ　ＢＩＴ　ＯＵＴに与えることになる。ビットス ライスの前方部分ＡＢＳｋ中の第二のスイッチ手段として用いられる別の伝送ゲ ー１−ＴＧ２２は、テスト中以外は非導通で、そのとき伝送ゲートＴＧ２２は入 力テストベクトルの一つのビットを三状態ドライバＴＳ５１のデータ入力に選択 的に与えるために用いられる。後続の庫出し集積回路チップの機能テスト中、伝 送ゲートＴＧ２１は非導通で、三状態ドライバＴＳ５１は入力テストベクトルの 一つのビットを比較的低いソースインピーダンスからＤＡＴＡ　ＢＩＴ　ＯＵＴ 接続に与える。内蔵テスト回路をもつ先行チップからＤＡＴＡ　ＢＩＴ　ＩＮ接 続への接続の試験中、伝送ゲートＴＧ２＋、　ＴＧ２２はいずれも導通状態にさ れる。

テスト信号は、第１図のインバータＩＮＶ２’　から各ビットスライスに分配さ れる。ＴＥＳｌ’ＢＭ　ｉ号も第１図のインバータＩＮＶｉ’　から各ビットス ライスに分配されるか、第５図には論理インバータＩＮＶ１１によりＴＥＳＴ信 号から再生されるものとして示しである。ＰＲＯＢＥラインは各ビットスライス を通らせ（ｔｈｒｅａｄ）、第３図の三状態ドライバＴＳＯ’により入力信号と して用いられるテスト出力ビットを供給する。バッファ回路チップ上の小型ポン ドパッドを通る５ＥＲＩＡＬ　ＴＥＳＴ　ＦＥＥＤ接続は、カスケード接続され たインバータ［ＮＶ１２　、１ＮＶ１３においてバッファされ、ビットスライス ＢＳ１．　ＢＳ２．・・・・、　ＢＳ（Ｎ−１）、　ＢＳＮの間に分配されてい る直列人力／並列出力レジスタの直列入力ボートに供給される。

これらの直列人力／並列出力レジスタのうち第一のものはＣＢＬ３のごときクロ ックピットラッチ（ｃｌｏｃｋｅｄ　ｂｉｔ　１ａｔｃｈ）のカスケード接続に より構成される。クロックビットラッチは第４図の多重クロック発生器ＭＣＧか らの重なり合わない（以下、非重複）二相クロック信号φス、φ２Ｂにより選択 的にクロックされている。このレジスタは、ＣＢＬ３のごときクロックピットラ ッチの各々に、ＴＧ５２のような各三状態ドライバの出力ツースインピーダンス を制御するビットを保存する。そしてこれは、対応するＤＡＴＡ　ＢＩＴ　０Ｌ ｒｒ接続における論理条件をＰＲＯＢＥラインに与える。ＣＢＬ３のようなりロ ックビットラッチの一つにおける１は、ＰＲＯＢＥライン上の対応するＤＡＴＡ 　Ｂ［Ｔ　ＯＵＴ接続にその論理条件を課するように、対応する三状態トライバ （ＴＳ５２等）を条件付けるが、それは対応する三状態ドライバの出力接続にお けるソースインピーダンスを、ＰＲＯＢＥラインへの出力信号を与える他の三状 態ドライバのそれよりも実質上低くすることにより、行われる。クロックピット ラッチＣＢＬ３を含むこの第一の直列人力／並列出力レジスタを通して単一の１ をクロックすることは、試験中にφか、φ２Ｂクロック信号を選択的に与えるこ とにより行われ、ＰＲＯＢＥラインに、従ってＴＥＳＴ　ＯＵＴ小型ポンドパッ ドに、補助バッファ回路のＮビット幅ＤＡＴＡ　ＯＵＴポートにおけるビット条 件を割り付ける（ｐｏｌｌ）。

カスケード接続サレタ論理インバータＩＮＶ１２およびＩＮＶ１３を経テ５ＥＲ ＩＡＬ　ＴＥＳＴＦＥＥＤを順次的に受け取るように接続された直列人力／並列 出力レジスタのうち第二のものは、第５図のＣＢＬ４のようなりロックピットラ ッチのカスケード接続によって形成され、これらのラッチは第４図の多重クロッ ク発生器ＭＣＧからの非重複しない二相クロンク信号φ６Ａ＋　φ６Ｂにより選 択的にクロックされている。二のレジスタは、そのクロックピットラッチ（ＣＢ Ｌ４等）のそれぞれ（ご、−ビットを保存し、■　（後続の庫出しチップの機能 テストの際のごとく）が、対応する三状態ドライバ（ＴＳ５１等）を条件付ける とき、このビットはビットスライスを通してデータ通路（ｐ　ａ　ｔ　ｈ）中に あり、それの出力接続において低いソースインピーダンスを示すものとなる。こ のビットは、ＴＥＳＴＢＡＲ信号をも受け入れるＯＲゲートを通して与えられる 。第５図にはこれらＯＲゲートの代表的なもので、クロックピットラッチＣＢＬ ４と三状態ドライバＴＳ５１の間にあるものか示され、論理インバータＩＮＶ１ ４をその出力接続中にもつＮＯＲゲートＮ０ＲＩて構成されている。ＴＥＳＴＢ ＡＲ信号は正常の非テスト動作中はｌであり、Ｎ０ＲＩとＩＮＶＩ４で形成され るＯＲゲートを通して与えられ、三状態ドライバＴＳ５１の状態を、それの出力 接続から比較的低いソースインピーダンス駆動を与えるようにする。三状態ドラ イバＴＳ５１の出力か接続されているＤＡＴＡ　ＢＩＴ　ＯＵＴ端子からの接続 をテストするときは、それはその出力接続からの高いソースインピーダンスにな るように条件付けられなければならない。これによって、ＤＡＴＡ　ＢＩＴ　０ ＬＩＴ端子における条件が、同システム中の接続のチップから供給されるテスト ベクトルによって決められるように、そして第３図中の三状態ドライバＴＳ５２ ．　ＰＲＯＢＥラインおよび三状態トライバＴＳＯ’を経て検出されるようにな る。

カスケード接続の論理インバータ１ＮＶ１２およびｔＮＶＩ３を経て順次に５Ｅ ＲＩＡＬ　ＴＥＳＴ　ＦＥＥＤを受け取るように接続された直列人力／並列出力 レジスタのうち第三のものは、第５図のＣＢＬ５のようなりロックピットラッチ のカスケード接続により構成され、これらラッチは、第４図の多重クロック発生 器ＭＣＧからの非重複二相クロック信号φ３Ａ、φ３Ｂにより選択的にクロック されている。この第三の直列人力／並列出力レジスタレジスタの各クロックピッ トラッチ（ＣＢＬ５等）は入力テストベクトルの各ビットを保存し、補助バッフ ァ回路チップのためのＤＡＴＡ　ＢＩＴ　ＯＵＴ小望小銃接続バット動するため に用いられる、対応する三状態ドライバ（ＴＳ５２等）へ対応する伝送ゲーｈ　 （ＴＧ２２等）により選択的に供給するようなっている。

カスケード接続の論理インバータ１ＮＶ１２及びＩＮＶ１３を経て順次に５ＥＲ ＩＡＬ　ＴＥＳＴＦＥＥＤを受け取るように接続された直列人力／並列出力レジ スタの第四のものは、第５図のＣＢＬ６のようなりロックピットラッチのカスケ ード接続により構成され、これらラッチは第４図の多重クロック発生器ＭＣＧか らの、非重複二相φ５Ａ及びφ５Ｂクロック信号により選択的にクロックされて いる。この第四の直列人力／並列出力レジスタの各クロックピットラッチ（ＣＢ Ｌ６等）は対応する伝送ゲート（ＴＧ２１等）のための各制御ビットを保存し、 このゲートはビットスライス中で第一のスイッチ手段として、対応するＤＡＴＡ 　ＢＩＴ　ＩＮ小型ポンドパッドを、対応したＤＡＴＡ　ＢＩＴ　ＯＵＴ小型ホ ントバンドを駆動する対応した三状態ドライバ（ＴＳ５１等）のデータビット入 力接続へ選択的に接続するのに用いられる。この制御ビットは、入力ビットとし てＴＥＳＴ　ＢＡＲ信号（論理インバータＩＮＶＩＩからのような）をも受け入 れる、対応したＮＯＲゲート（ＮＯＲ２等）を介して、与えられる。

正常の非試験操作の間てＴＥＳＴ信号かゼロであるとき、ＴＥＳＴ　ＢＡＲ信号 は１である。１であるＴＥＳＴ　ＢＡＲ信号は、対応するＮＯＲゲート（ＮＯＲ ２等）を、ゼロ出カビ・ノドを有するように条件づける。伝送ゲートＴＧ２１は 、ＮＯＲゲートＮ０Ｒ２からのゼロ出力ビットにより導通するように条件づけら れたタイプのものである。それ故、正常の非試験操作の間は、ビットスライス中 の第一スイ・ソチ手段として用いられる伝送ゲート（ＴＧ２１等）はそれぞれ、 各ＤＡＴＡ　ＢＩＴ　ＩＮを、そのビ・ノドスライス（二対するＤＡＴＡ　ＢＩ Ｔ　０Ｌｒｒを駆動する三状態ドライバ（ＴＳ５１等）のデータ入力接続（こ与 える。これは、第四の直列人力／並列出力レジスタの対応するクロ・ノクビ・ソ トラッチ（ＣＢ１６等）中に保存された制御ビットの条件に関りなく行われる。

試験中は、ＴＥＳＴ信号は１、ＴＥＳＴ　ＢＡＲ信号は０てあり、ＮＯＲゲー１ −Ｎ０Ｒ２の応答は対応するクロックピットラッチＣＢＬ６に保存されたビ・ソ ト条件に依存する。まず、そのビットかゼロであれば、ＮＯＲゲー）ＮＯＲ２の 応答は１であり、伝送ゲートＴＧ２１を導通しないように条件づける。これは、 補助ノ＜・ソファ回路チ・ツブの後の庫出しチップの機能テスト中にあてはまり 、このとき第三の直列人力／並列出力レジスタのクロックピットラッチ（ＣＢＬ ５等）からのテストベクトルビットは、ＤＡＴＡＢＩＴ　ＯＵＴ小型ボンドパッ ドを駆動する三状態ドライバ（ＴＳ５１等）に与えられることになる。他方、第 四の直列人力／並列出力レジスタのクロックピットラッチ（ＣＢＬ６等）に保存 されたビットか１だと仮定すると、それは、対応する伝送ゲート（ＴＧ２１等） により選択的接続かなされるＤＡＴＡ　ＢＩＴ　ＩＮの小型ボンドパッドへの、 高密度配線のテスト中の場合にあてはまる。このｌは、対応するＮＯＲゲート（ ＮＯＲ２等）かゼロ応答を生ずるように条件づけ、それにより対応する伝送ゲー ト（ＴＧ２１等）か導通するように条件づけられる。

カスケード接続の論理インバータ１ＮＶ１２及びＩＮＶＩ３を経て順次に５ＥＲ ＩＡＬ　ＴＥＳＴＦＥＥＤを受け取るように接続された直列人力／並列出力レジ スタの第五のものは、第５図のＣＢＬ７のようなりロックピットラッチのカスケ ード接続により構成され、これらラッチは第４図の多重クロック発生器ＭＣＧか らの、非重複二相φ４Ａ及びφ５Ｂクロック信号により選択的にクロックされて いる。この第五の直列人力／並列出力レジスタの各クロックピットラッチ（ＣＢ Ｌ７等）は、同ビットスライス中の第二のスイッチ手段として用いられる対応す る伝送ゲート（ＴＧ２２等）のための各制御ビットを保存し、対応するＤＡＴＡ 　Ｂ［Ｔ　０ｔＪＴ小型ボンドパツドのための対応する三状態ドライバ（ＴＳ５ １等）のデータビット入力接続へ第三の直列人力／並列出力レジスタの対応した クロックピットラッチ（ＣＢ１５等）に保存されたテストベクトルビットを選択 的に与えるために用いられる。この制御ビットは、対応するＮＡＮＤゲート（Ｎ ＡＮＤ３等）を経て与えられ、このゲートは、この制御ビットに応答するように 、ＴＥＳＴ信号が１であることを要求する。正常の非試験操作中には、ＴＥＳＴ 信号がゼロであり、ＮＡＮＤゲート応答（ＮＡＮＤ３の応答等）は１となり、第 二のスイッチ手段の伝送ゲート（ＴＧ２２等）を全て非導通に条件づけ、そのた め、正常データのための経路へテストベクトルビットか与えられない。このＮＡ ＮＤゲート（ＮＡＮＤ３等）の制御ビットに対する条件付き応答は、論理インバ ータのそれである。第五のＳ［ＰＯレジスタのクロックピットラッチ（ＣＢＬ７ 等）に保存された制御ビットかゼロであるとき、その対応するＮＡＮＤゲー）　 （ＮＡＮＤ３等）が、その対応する第２スイッチ手段の伝送ゲート（ＴＧ２２等 ）に１を供給し、それを非導通になるようにする。この条件は、例えば補助バッ ファ回路チップへの接続のテストの際、第二のスイッチ手段伝送ゲートのうち選 ばれた一つを除き全てについて成り立つ。第五の５ＩＰＯレジスタの、ＣＢＬ７ のようなりロックビットラッチに保存されている制御ビットが１であるとき、そ の対応するＮＡＮＤゲート（ＮＡＮＤ３等）か、その対応する第二のスイッチ手 段伝送ゲート（Ｔ０２２等）にゼロを供給し、それを導通状態にする。これによ り、テストベクトルビットか第三の５ＩＰＯレジスタ中の対応するヒットラッナ ＣＣＢシ５″ＩＰ）から、対応】るＤＡＴＡ　ＢｉＴ　０ＬｉＴ小型ポンドパツ ドに対する対応した三状態ドライバ（ＴＳ５１等）へ与えられる。ＤＡＴＡ　Ｂ ＩＴ　ＩＮ小型ボンドパッドへの高密度配線のテスト中、対応する第二のスイッ チ手段伝送ゲートは導通となるであろう。全ての第二スイッチ手段伝送ゲー１− 　（ＴＧ２２等）は、補助バッファ回路チップに続く庫出しチップの機能テスト の間、導通にされ得る。

第６図は右上隅に、補助バッファ回路チップの第４図の回路に加え得る一つの変 更を示す。第６図のそれ以外の部分は、同じ補助バッファ回路チップの第５図の 回路になし得る、各ビットスライスの前方部分ＡＢＳＫに対応した変形を示す。

これらの変形は、内蔵テスト回路をもつチップから補助バッファ回路チップへの 高密度結線のテストを、内蔵テスト回路をもつ二つのチップの間の高密度配線の テストにもっとよく合致するようにする。ここで内蔵テスト回路をもつ各チップ は、Ｋ、ウニレス二世らの論文ｒ大規模ハイブリッドＶＬＳ　Ｉのための試験方 法論」中に述べられたタイプのものである。内蔵テスト回路をもつこのようなチ ップには、順次的な利用のために複数の入力テストベクトルを保存できる５ＩＰ Ｏレジスタか用いられ、それは指示ライン　ｌＮ５ＴＲＵＣＴ　０１ＩＮＳＴＲ ＬＩＣＴ　Ｌ　ｌＮ５ＴＲＵｃＴ　２上に受け取った、０１１命令等の命令に応 じて負荷（ｌｏａｄ）される。この５ＴＰＯレジスタは、その保存したテストベ クトルを、１００命令のような他の命令に応じて順次に提示させる。

二つの対応する命令を、補助バッファ回路チップ中の同様な５ＩＰＯレジスタに 利用可能にするためには、このレジスタはクロックビットラッチ（ＣＢ１５等） から成る第三の５ｒｐｏレジスタの代わりになるてあろうが、第一のスイッチ手 段伝送ゲート（ＴＧ２１等）及び第二のスイッチ手段伝送ゲート（Ｔ６２２等） のための制御ビットを保存する、第四及び第五の個別の５ＩＰＯレジスタは、非 重複二相φ５Ａ及びφ５Ｂクロック信号で選択的にクロックされた単一の５ＩＰ Ｏレジスタで置き換えられる。ＡＢＳｋのごとき各ビットスライス前方部分の中 で、第一スイッチ手段伝送ゲート（ＴＧ２１等）と第二スイッチ手段伝送ゲート （ＴＧ２２等）のための制御ビットを含むクロックピットラッチ（ＣＢＬ６、Ｃ ＢＬ７等）の、予定した順序でのカスケード化かある。

各ビット・スライス前半部分（ＡＢＳｋ等）の中で、第三Ｓ！ＰＯレジスタ中の 単一のクロックピットラッチ（ＣＢＬ５等）は、複数の（通常は偶数）カスケー ド接続クロックビットラッチ（ＣＢＬ５１　、ＣＢＬ５２　、ＣＢＬ５３及びＣ ＢＬ５４のような）及びこれらのクロックピットラッチをそれ自身で環状に、あ るいは他のビットスライス前方部分中の同様なカスケード接続クロックピットラ ッチと鎖をなして、選択的に接続するためのマルチプレクサ（ＭｔＪＸ５０等） とによって置き換えられる。デコーダＤＥＣ’の出力は、１００命令を受けると き、ＭＵＸ５０のようなマルチプレクサを、ＣＢＬ５１　、ＣＢＬ５２　、ＣＢ Ｌ５３及びＣＢＬ５４のような、カスケード接続クロックピットラッチを互いに 環状に連結するように、条件づける。ＯＲゲートＯＲＯ’、ＮＡＮＤゲートＮＡ ＮＤ５とＮＡ１１１Ｄ６　、及び論理インバータＩＮＶ１５とＩＮＶＩ６１；！ 、デコーダＤＥＣ’がＯｌｌまたは１００命令を受け取るとき常に、非重複二相 φ３４Ａ及びφ３４Ｂクロック信号を、置き換えた第三の５ｒＰＯレジスタ中（ ７）ＣＢＬ５１　、　ＣＢＬ５２　、ＣＢＬ５３　、ＣＢＬ５４のようなりロッ クピットラッチに供給する。

第６図に示したのと別の変形を補助バッファチップに加えて、単一の５ＩＰＯレ ジスタ中の第一のスイッチ手段（ＴＧ２＋等）と第二のスイッチ手段（ＴＧ２２ 等）のための制御ビットを保存するようにてきる。−例として単一の５ＩＰＯレ ジスタを用いて、第一のスイッチ手段のための制御ビットを初めの半分に、第二 のスイッチ手段のための制御ビットを後の半分に、保存するようにしてもよい。

別の例として、単一の５ＩＰＯレジスタを用いて、第二のスイッチ手段のための 制御ビットを初めの半分に、第一のスイッチ手段のための制御ビットを後の半分 に保存するようにしてもよい。いずれの例においても、スイッチ手段制御ビット を保存するだめの５ＩＰＯレジスタは、二相クロック信号φ５Ａ及びφ５Ｂによ って選択的にクロックされるようにできる。

クロックピットラッチＣＢＬ６及びＣＢＬ７をそれぞれ含む第四及び第五の５Ｉ ＰＯレジスタを、上述のような単一の５ＩＰＯレジスタで置き換えるよりは、複 数のテストベクトルを保存する代わりの第三の５ＩＰＯレジスタを持ち込むため に、第五の５ＩＰＯレジスタを二相クロック信号φＯＡ及びφＯＢでクロックす るように編成することもてきる。これは耐故障性の再構成可能な電子系で用いる ためのある種の補助バッファ回路では不可能であって、それについては本明細書 中で第５図及び第６図についてさらに述へるけれども、その理由はこのタイプの 補助バッファ回路チップは、その複数のデータ入力ボートのうちのどれをそのデ ータ出力ボートへ選択的に接続したらよいかを決めるためのトークンビットを保 存するため今一つの５ＩＰＯレジスタを必要とするからである。

第６図に示した変形品をも含め、このタイプの補助バッファチップを用いるもの とすると、テスト回路内蔵チップから補助バッファ回路への接続は、以下に述へ る方法でテストできる。例えば、第１図のＣＨＩＰ５をＣＨＩＰ９へ接続するデ ータノくスＤＢ２中ての接続のテストを考えよう。仮にＣＨ［Ｐ５のＣＨＩＰ　 ５ＥＬＥＣＴ　ＯＵＴの小型ボンドパッドが、ＣＨＩＰ９のＣ）ＩＩＰ　５ＥＬ ＥＣＴ　ＩＮ小型ボンドパッドに直接接続されるものとする。それらのものと、 介在するデータバスＤＢ２とを含む、パイプライン接続か思い起こされる。ＣＨ ＩＰ　５ＥＬＥＣＴ　）−クンとして働に１は、指示ラインｌＮ５ＴＲＵＣＴＯ １ＩＮＳＴＲＵＣＴ　］、　ｌＮ５ＴＲＵＣＴ　２上の００１命令に応じてＣＨ ＩＰ５ヘクロツクされる。

それからＣＨＩＰ５は、テスト回路と、入力ボートを選択するため通されるトー クンの使用とを含む、　「テスト回路を含み、選択入力ボートに通るトークンを 用いる、集積回路の試験」に述べられた手順に従って、データバスＤＢ２の接続 テストに役立つようプログラムされる。その後、他の２クロック周期の間に００ １命令が指示ラインへ再び与えられ、その間に１と次いで０かＣ）ＩＴＰ　５Ｅ ＬＥＣＴ　ＩＮボートへ入り、こうして二つの連続するｌがクロックチップ選択 バスに存在する。その一つはＣＨＩＰ９中のＣＨＩＰ　５ＥＬＥＣＴ　トークン 、他はＣＨＩＰ５中のＣＨＩＰ　ＴＥＳＴ　０ＵＴＰＵＴ　ＥＮＡＢＬＥトーク ンである。１の連なりか５ＥＲＩＡＬ　ＴＥＳＴ　ＦＥＥＤラインに与えられる とともにｌＯ１命令か指示ラインに与えられ、この手順によって、ＴＥＳＴ　Ｅ ＮＡＢＬＥ　５ＩＧＮＡＬか高い間に、それぞれの１を、ＣＨＩＰ９のビットス ライス中の第一または第二スイ・クチ手段として用いられる各伝送ゲートに制御 ビットとして与え、ＣＨＩＰ９を入力テストベクトルをデータバスＤＢ２に与え るように、ＣＨＩＰＳ中で検知されるように条件づける。０１１命令は指示ライ ンに提供され、５ＥＲＩＡＬ　ＴＥＳＴ　ＦＥＥＤラインに与えられた１と０交 互の連を、ＣＨＩＰ９　（クロックピットラッチＣＢＬ５等を含む）の入力テス トベクトルレジスタに担わせる。データバスＤＢ２に対する接続テストの残りの 手順は、一つのＴＥＳＴ　ＣＬＯＣＫサイクルの間に０１０命令を交互に指示ラ インへ与えること、それによりＣＨＩＰ５かデータバスＤＢ２中の接続の次の一 つを検知のために選ぶこと、そして偶数の複数のＴＥＳＴ　ＣＬＯＣＫサイクル の間に１００命令を交互に与えて、それによりＣＨＩＰ９が、上記の次回選択さ れる接続に与えるべくｌと０との交互のパターンを発生するようにすることから 成る。

また補助バッファ回路からテスト回路内蔵チップへの接続、例えば第４図のＣＨ ［ｐＨからＣＨＩＰ６へつなぐデータバスＤＢＴ中の接続が、テスト可能である 。ＣＨＴＰＩＩのＣＨＩＰ　５ＥＬＥＣＴ　ＯＵＴ小型ポンドパッドか直接にＣ ＨＩＰ６のＣＨＩＰ　５ＥＬＥＣＴ　ＩＮ小型ボンドパッドへ接続されるものと 仮定する。これは、それらを含むバイブライン接続と介在するデータバスを反映 している。二つ連続した１の先頭のものはＣＨＩＰ　５ＥＬＥＣＴトークンとし て作用するが、それは指示ラインｌＮ５ＴＲＵＣＴ　Ｏ，ｌＮ５ＴＲＵＣＴ　１ 、ｌＮ５ＴＲＵＣＴ　２上の００１命令に対応して、ＣＨＩＰＩＩにクロックさ れる。ゼロの連が一つ５ＥＲＩＡＬ　ＴＥＳＴ　ＦＥＥＤラインに与えられると ともに、１１０命令は各指示ラインに与えられ、この操作によってゼロが一つ制 御ビットとして、ＣＨＩＰＩＩのビットスライス中のＤＡＴＡ　ＢＩＴ　ＯＵＴ 小型ボンドパッドを駆動するための三状態ドライバの各々に供給されて、これら の三状態ドライバはデータバスＤＢＴ中の接続に比して高いソースインピーダン スを示すような状態にされる。ＴＥＳＴ　ＣＬＯＣＫの１サイクルの間に０１０ 命令が指示ラインに与えられ、５ＥＲＩＡＬ　ＴＥＳＴ　ＦＥＥＤラインに与え られた一個の１を、クロックピットラッチＣＢＬ３を含むＣＨＩＰＩＩ　５ＩＰ Ｏレジスタ中の最初のクロックピットラッチに担わせる（ｌｏａｄ）。その後、 ００１命令か次の２クロツクサイクルの間に指示ラインに再度与えられ、この間 ｌの後に続いて０がＣＩ（ＩＰ　５ＥＬＥＣＴ　ＩＮポートに入り、こうして二 つの連続した１がクロックされたチップセレクトバス中に存在する　（ｒｅｓｉ ｄｅ）　ｏその一つはＣＨＩＰ６中のＣＨＩＰ　５ＥＬＥＣＴ　トークン、もう 一つはＣＨＩＰＩＩ中のＣＨＩＰ　ＴＥＳＴ　０ＵＴＰＵＴ　ＥＮＡＢＬεトー クンである。それからＣＨＩＰ６はに、ウニレスらの論文「大規模ハイブリッド ＶＬＳＩのための試験方法論」に述べられた手順に従って、データバスＤＢ７の 接続テストに役立つよう、ブログラムされる。データバスＤＢ７に対する接続テ ストの残りの手順は、一つのＴＥＳＴ　ＣＬＯＣＫサイクルの間にＯＩＯ命令を 交互に指示ラインへ与えること、ＣＨＩＰＩＩかデータバスＤＢＴ中の接続の次 の一つを、検知すべく選ぶようにすること、そして偶数の複数のＴＥＳＴ　ＣＬ ＯＣＫサイクルの間に１００命令を交互に与えて、それによりＣＨＩＰ６が、上 記の次回選択される接続に与えるべく１と０との交互のパターンを発生するよつ にすることから成る。

第１図のＣＨＩＰ９とＣＨＩＰＩＯの間に接続されたＣＨＩＰ７のように、二つ の補助バッファチップの間に接続された庫出しチップの機能テストは、次のよう に行われる。

ＣＨＩＰ９のＣＩ（＋Ｐ　５ＥＬＥＣＴ　ＯＵＴ小型ポンドパッドか直接にＣＨ ＩＰＩＯのＣＨＩＰ　５ＥＬＥＣＴ　ＩＮ小型ボンドパッドへ接続されるものと 仮定する。これは、それらを含むパイプライン接続と介在するデータバスＤＢ３ 　、ＣＨＩＰ７及びデータバスＤＢ４を反映している。

二つ連続したＩのうち一つはＣＨＩＰ　５ＥＬＥＣＴ　（チップ選択）トークン として、他の一つはＣＨＩＰ　ＴＥＳＴ　Ｏ［ＪＴＰＵＴ　ＥＮＡＢＬＥ　（チ ップテスト出力可能化）トークンとして作用スルが、これらハｔｒｒ示ライ：４ ＮＳＴＲＵＣＴ　Ｏ，ｌＮ５ＴＲＵＣＴ　Ｉ、ｒＮｓＴＲ［ＪｃＴ　２１（７） 　００１命令に対応して、ＣＨＩＰ９にクロックされる。１と０が交互になった 連か５ＥＲＩＡＬ　ＴＥＳＴ　ＦＥＥＤラインに与えられるとともに、１０１命 令か指示ラインに与えられ、この手順によって、ＴＥＳＴ　ＥＮＡＢＬＥ　５Ｔ ＧＮＡＬが高い間に、それぞれの１を制御ビットとして、ＣＨＩＰ９のビットス ライス中の第二のスイッチ手段として用いられる各伝送ゲートに与え、ＣＩ（Ｉ Ｆ５か入力テストベクトルをデータバスＤＢ３に与え、それか庫出しチップＣＨ ＩＰ７のデータ入力ポートに与えられるような状態にする。また、この手順によ って、ＴＥＳＴ　ＥＮＡＢＬＥ　５ＩＧＮＡＬが高い間に、それぞれの０を制御 ビットとして、ＣＨＩＰ９のビットスライス中の第一のスイッチ手段として用い られる各伝送ゲートに与え、データバスＤＢ２を経て供給される入力データをＣ ＨＩＰ９か受けつけないような状態にする。ｌの連か５ＥＲＩＡＬ　ＴＥＳＴ　 ＦＥＥＤラインに与えられるとともに、１１０命令か指示ラインに与えられ、こ の手順により１か制御ビットとして、ＣＨＩＰ９のビットスライス中のＤＡＴＡ 　ＢＩＴ　ＯＵＴ小型ホントパッドを駆動するために用いる三状態トライバの各 々に供給され、これらの三状態トライバは、データバスＤＢ３内の接続、庫出し チップＣＨ！Ｐ７のＮビット幅のデータ入力ポート、及びそれらに伴うキャパシ タンスを駆動するように、比較的低いソースインピーダンスを示す状態にされる 。０１０命令はＴＥＳＴ　ＣＬＯＣＫサイクルのＮサイクルの間指示ラインに与 えられ、５ＥＲＩＡＬ　ＴＥＳＴ　ＦＥＥＤラインに与えれれるゼロの連を、ク ロックビットラッチＣＢＬ３を含む５ＩＰＯレジスタＣＨＩＰ９へ載せる。

その後、次の２クロツクサイクルの間に指示ラインに００１命令か再度与えられ 、それとともに１の後に続いて０かＣＨＩＰ　５ＥＬＥＣＴ　ＩＮボートに入り 、こうしてニ一つの連続した１がクロックされたチップセレクト（選択）バス中 （：存在する（ｒｅｓｉｄｅ）　ｏその一つはＣＨＩＰ９中のＣＨＩＰ　５ＥＬ ＥＣＴ　トークン、もう一つはＣＨＩＰＩＯ中のＣＨＩＰ　ＴＥＳＴ　０ＵＴＰ ＵＴ　ＥＮＡＢＬＥ　）　−’）　ンテある。０と１か交互になった連が５ＥＲ ＩＡＬ　ＴＥＳＴ　ＦＥＥＤラインに与えられるとともに、１０１命令が指示ラ インに与えられ、この手順によりＴＥＳＴ　ＥＮＡＢＬＥ　５ＩＧＮＡＬか高い 間に、それぞれの１を制御ビットとして、ＣＨ［Ｐｌｏのビットスライス中の第 一のスイッチ手段として用いられる各伝送ゲートに与え、ＣＨＩＰＩＯを、ＣＩ （ＩＦ９からＣＩ（ＩＦ５へ供給される入力テストベクトルに対するＣＨＩＰ７ の応答を受け入れる状態にさせる。この手順により、また各々の０か制御ビット として、ＣＨＩＰＩＯのビットスライス中の第二スイッチ手段となる伝送ゲート の各々に与えられるようにされ、ＣＨＩＰＩＯをテストベクトルのためのそれの ＳＴＰ○レジスタから、入力テストベクトルを受け入れない状態にする。１の連 が５ＥＲＩＡＬ　ＴＥＳＴ　ＦＥＥＤラインに与えられるとともに、１１０命令 が指示ラインに与えられ、この手順により１か制御ビットとして、ＣＨＩＰＩＯ のビットスライス中のＤＡＴＡ　ＢＩＴ　ＯＵＴ小型ポンドパッドを駆動するた めに用いる三状態ドライバの各々に供給され、これらの三状態ドライバは、比較 的低いインピーダンスを示すようにされる。Ｏ１Ｏ命令はＴＥＳＴ　ＣＬＯＣＫ サイクルの１サイクルの間指示ラインに与えられ、５ＥＲＩＡＬ　ＴＥＳＴ　Ｆ ＥＥＤラインに与えれれるゼロの連を、クロックピットラッチＣＢＬ３を含む５ ｒｐｏレジスタＣＨＩＰＩＯへ載せる。庫出しチップＣＨｒＰ７に対する接続テ ストの残りの手順は、一つのＴＥＳＴ　ＣＬＯＣＫサイクルの間に０１０命令を 指示ラインへ与えること、それによりＣＨＩＰＩＯがデータバスＤＢ２中の接続 をそれぞれ順次に検知するような状態とする。

第７図は、以上述べた補助バッファ回路のビットスライスが三重モート冗長（Ｔ ＭＲ）動作を実行するためにとのように変形し得るかを示している。ｋ番目のビ ットスライスの各後方部分ＰＢＳをそのまま存してはおらず、むしろその第にビ ットスライスの三つの前方部分αＡＢＳｋ、βＡＢＳｋ、γＡＢＳｋを伴ってい る。αＡＢＳ　ｌ、αＡＢＳ２、αＡＢＳ３、等の部分のクロックピットラッチ ＣＢＬ５は、カスケード接続により、５ＥＲＩＡＬ　ＴＥＳＴ　ＦＥＥＤ信号（ ポンドバントＢＰ７と、カスケード接続論理インバータｔＮＶ１２、ＩＮＶＩ３ を経て供給される）に対するシフトレジストを構成する。部分αＡＢＳＩ、αＡ ＢＳ２、αＡＢＳ３中のクロックピットラッチＣＢ［，７も別のカスケード接続 により５ＥＲｉＡＬ　ＴＥＳＴ　ＦＥＥＤ信号に対するシフトレジストを構成す る。部分αＡＢＳＩ、αＡＢＳ２、αＡ３５３巾のクロックピットラッチＣＦ３ Ｌ８も別のカスケード接続により５ＥＲＩＡＬＴＥＳＴ　ＦＥＥＤ信号に対する シフトレジストを構成する。同様に部分βＡＢＳＩ、βＡＢＳ２、βＡＢＳ３中 のクロックピッ）・ラッチＣＢＬＳもカスケード接続により５ＥＲＩＡＬ　ＴＥ ＳＴ　ＦＥＥＤ信号に対するシフトレジストを構成する。同様に部分βＡＢＳＩ 、βＡＢＳ２、βＡＢＳ３中のクロックピットラッチＣＢ＋、７も別のカスケー ド接続により５ＥＲＩＡＬ　ＴＥＳＴ　ＦＥＥＤ信号に対するシフトレジストを 構成する。同様に部分βＡＢＳＩ、βＡＢＳ２、βＡＢＳ３中のクロックピット ラッチＣＢＬＳもさらに別のカスケード接続により５ＥＲＩＡＬ　ＴＥＳＴ　Ｆ ＥＥＤ信号に対するシフトレジストを構成する。同様に部分子ＡＢＳＩ、γＡＢ Ｓ２、γＡＢＳ３中のクロックピットラッチＣＢＬ５もカスケード接続により５ ＥＲＩＡＬ　ＴＥＳＴ　ＦＥＥＤ信号に対するシフトレジストを構成する。同様 に部分子ＡＢＳＩ、γＡＢＳ２、γＡＢＳ３中のクロックピットラッチＣＢＬ７ も別のカスケード接続により５ＥＲＩＡＬ　ＴＥＳＴ　ＦＥＥＤ信号に対するシ フトレジストを構成する。同様に部分子ＡＢＳＩ、γＡＢＳ２、γＡＢＳ３中の クロックピットラッチＣＢＬ８もさらに別のカスケード接続により５ＥＲＩＡＬ 　ＴＥＳＴ　ＦＥＥＤ信号に対するシフトレジストを構成する。

これらの前方部分αＡＢＳＫ、βＡＢＳＫ、γＡＢＳＫの各々の中の第一スイッ チ手段伝送ゲート及び第二スイッチ手段伝送ゲートは、ＴＭＲ操作の間に、第に ビットスライスの後方部分ＰＢＳ中に位置するＤＡＴＡ　ＢＩＴ　ＯＵＴのため の対応する王状態ドライバのデータビット入力端子に直接にビットを与えるわけ てはなく、むしろビットを投票回路（ｖｏｔｅｒ　ｃｉｒｃｕｉｔ　）　Ｖｋに 入力として与え、この投票回路Ｖｋの出力は対応する三状態ドライバのデータビ ット入力接続に与えられ、ＤＡＴＡ　ＢＩＴ　ＯＵＴ信号を発生する。

ｋ番目のビットスライスの前方部分のαＡＢＳＫ、βＡＢＳＫ、γＡＢＳＫは、 それぞれ、それらの各々の入力データビットを受け取るための小ホントパッド接 続αＤＡＴＡＢＩＴ　ＩＮ、βＤＡＴＡ　ＢＩＴ　ＩＮ、γＤＡＴＡ　ＢＩＴ　 ＩＮをそれぞれ有する。前方部分ＡＢＳＫの作用か記述されたように、それぞれ 作用するが、αＡＢＳＫは１であるαＥＮＡＢＬＥが与えられたときのみ、与え られたクロック信号に応答して、５ｒｐｏレジスタを通じてビットを動かし、β ＡＢＳＫはＩであるβＥＮＡＢＬＥか与えられたときのみ、与えられたクロック 信号に応答して、５ＩＰＯレジスタを通じてビットを動かし、γＡＢＳＫは１で あるγＥＮＡＢＬＥか与えられたときのみ、与えられたクロック信号に応答して 、５ＩＰＯレジスタを通じてビットを動かす。ＤＡＴＡ　ＢＩＴ　ＯＵＴ小ポン ドパッドは、αＡＢＳＫ、βＡＢＳＫ、γＡＢＳＫから供給されるデータビット にのみ応答するように条件付けることか可能である。

投票回路Ｖｋは、それへの入力ビットの過半数か１であるとき、そのときのみｌ に応答するタイプである。補助バッファ回路チップのビットスライスを通すライ ンＴＭＲ上に出現する１か、論理インバータ１ＮＶ１７によって０に反転され、 Ｎ。

ＲゲートＮＯＲ３の入力の一つとして与えられるこのゼロが、そのゲートを第５ 図の論理インバータ１ＮＶＩ４の代わりに用いられる論理インバータとして働く ようにさせる。これによって、ｋ番目のビットスライスの後方部分ＰＢＳＫか投 票回路■により発生するデータビットに対応して、前述のように作動することか できる。別のＮＯＲゲートＮ０Ｒ４に与えられるＴＭＲライン中の１は、その応 答を０である状態にし、三状態ドライバＴＳ６０か、ＤＡＴＡ　ＢＩＴ　Ｃ１［ ＪＴ小ポンドパッドに対し比較的高いソースインピーダンスを示すようにする。

ビットスライス後方部分ＰＢＳＫからの信号に対応して、ＴＭＲライン上のゼロ は、ＮＯＲゲートＮ０Ｒ４を、論理インバータとして働くようにさせて、三状態 ドライバＴＳ６０に選択的な条件を与え、βＤＡＴＡ　ＢＩＴ　ＩＮへの対応を 比較的低いソースインピーダンスからＤＡＴＡ　ＢＩＴ　ＯＵＴ小ボンドパッド へ与えるようにする。ＴＭＲライン上のゼロは、論理インバータＩＮＶ１７によ りｌに反転されて、ビットスライスの後方部分ＰＢＳＫから供給されるその入力 ビットには関係なく、ＮＯＲゲートＮＯＲ３の応答をセロの状態にし、その中の 、ＤＡＴＡ　ＢＡＴ　ＯＵＴ小ポンドパッドを駆動する三状態ドライバが、比較 的高いソースインピーダンスを示すようにさせる。ＴＭＲライン上のゼロは、Ｄ ＡＴＡ　ＢＩＴ　０ｔＪＴ信号の決定から投票回路Ｖｋを事実上排除し、その結 果、ＤＡＴＡ　ＢＩＴ　ＯＵＴ信号かβＤＡＴＡ　ＢＩＴ　ＩＮのみによって決 定されることになる。

に番目のビットスライスは対応するエラー判定回路ＥＤＫをそなえており、それ は他のビットスライスのエラー判定回路と共に、Ｎビット幅のαＤＡＴＡ　ＩＮ Ｎ入水ボート与えられたデータ単語（ｗｏｒｄ）　、Ｎビット幅のβＤＡＴＡ　 ＩＮＮ入水ボート与えられたデータ単語、あるいはＴＭＲ補助バッファ回路チッ プのγＤＡＴＡ　ＩＮ入力ボートに与えられたデータ単語、のどれかが、他の二 つのデータ単語と異なるかどうかを判定することができる。排他的ＯＲゲートＸ ０ＲＩ、　Ｘ０Ｒ２、ＸＯＲ３によって、ｋ番目のビットスライスＤＡＴＡ　Ｂ ＩＴ　ＯＵＴと、ｋ番目ビットスライスの前方部分αＡＢＳＫ、βＡＢＳＫ、γ ＡＢＳＫから供給されるデータビットとの比較が可能になる。比較によってＸ０ ＲＩ、Ｘ０Ｒ２、ＸＯＲ３ゲートの各々から、ゼロ応答が生ずる。比較かなけれ ば、ｌ応答が生ずる。Ｘ０ＲＩの応答を受けるＯＲゲートＯＲ５は、ビットスラ イスの前方部分αＡＢＳＫにより処理されたビットの、ビットスライスの前方部 分βＡＢＳＫ、γＡＢＳＫにより処理されたビットからの分離かあるかどうかを 決定する、一連のＯＲゲートの−っである。Ｘ０Ｒ２の応答を受けるＯＲゲート ＯＲ６は、ビットスライスのβＡＢＳ部分により処理されたビットの、ビットス ライスのαＡＢＳ部分及び、γＡＢＳ部分により処理されたビットからの分離か あるかどうかを決定する、一連のＯＲゲートの−っである。ＸＯＲ３の応答を受 けるＯＲゲートＯＲ７は、ビットスライスのＴＡＢＳ部分により処理されたビッ トの、ビットスライスのαＡＢＳ部分及び、βＡＢＳ部分により処理されたビッ トからの分離かあるかどうかを決定する、一連のＯＲゲートの−っである。

第８図は、第７図のビットスライス中に用いるために、αＥＮＡＢＬＥ　、βＥ ＮＡＢＬＥ、γＥＮＡＢＬＥ信号がいかにして発生されるかを示す。クロックビ ットラッチＣＢＬ８１　、　ＣＢＬ８２　、ＣＢＬ８３は、非重複二相クロック 信号φＯＡ、φＯＢにより選択的にクロックされた直列人力／並列出力レジスタ 内にカスケード接続されている。クロックピットラッチＣＢＬ８１　、ＣＢＬ８ ２　、ＣＢＬ８３は、βＥＮＡＢＬＥ　、αＥＮＡＢＬＥ　、及びγＥＮＡＢＬ Ｅビットか発生されるへきかとうかを各々示すトークンビットを保存するもしＴ ＭＲラインかその上に１を有するなら、論理インバータＩＮＶ１８はＯＲゲート ＯＲ８の一つの入力にセロを与えるように応答し、ＯＲ８の他の入力はそれに与 えられたクロックピットラッチＣＢＬ８１の内容を持つ。ラッチＣＢＬ８１の内 容は、ｌであるβＥＮＡＢＬＥビットが供給されたかとうかを判断する。ＴＭＲ ライン上のこのｌは、ＡＮＤゲート＆２５、＆２６への入力となり、それらがク ロックピットラッチＣＢＬ８２　、ＣＢＬ８３の内容をαＥＮＡＢＬＥライン及 びγＥＮＡＢＬＥラインにそれぞれ伝送することを可能にする。

もしＴＭＲラインかその上に０を有するなら、論理インバータＩＮＶ１８はＯＲ ゲ−１ＯＲ８の一つの入力に：を与えるように応答し、ＴＱ４　Ｒ７；　Ｉ：／ 上のこのｌは、ＡＮＤゲート＆２５、＆２６への入力となり、それらがαＥ、’ ＩＡＢＬＥライン及びγＥＮＡＢＬＥラインにゼロを与えるようにさせる。

αＥＮＡＢＬＥ　、βＥＮＡＢＬＥ、γＥＮＡＢＬＥ　ビットはまた、αＥＲＲ ＯＲ，βＥＲＲＯＲ，γＥＲＲＯＲ信号のどれが、三状態ドライバＴＳ６５１： よッテＣ）ＩＩＰ　ＥＲＲＯＲＯＵＴ小ボンドパッドに与えられたＣＩＩＩＰ　 ＥＲＲＯＲ０Ｌｒｒ信号により応答されるかを選択するためにも用いられる。電 子システム中の全ての補助バッファチップのＣＨＩＰ　ＥＲＲＯＲＯＵＴ小ボン ドパッドは、連帯するＣＨＩＰ　ＥＲＲＯＲバスに接続されている。補助バッフ ァチップの第ニックロックピットラッチＣＢＬ２中（７）ＣＨＩＰ　ＴＥＳＴ　 ０ＵＴＰｔＪＴ　ＥＮＡＢＬＥ　ト９　ンヒッ）（７）存在は、その三状懸トラ イバＴＳ６５か、そのＣＨＩＰ　ＥＲＲＯＲＯＵＴ信号を比較的低いソースイン ピーダンスでその連帯するＣＨＩＰ　ＥＲＲＯＲバスに与えることを可能にする 。ＮＡＮＤゲートＮＡＮＤ７は、それのαＥＮＡＢＬＥ入力信号かｌでない限り 、１である出力応答を有する。この場合、その出力応答は、αＥＲＲＯＲＯＵＴ 信号のためのＯＲゲート連鎖中の最後のビットスライスのαＥＲＲＯＲＯＵＴ接 続から受け取ったαＥＲＲＯＲ入力信号の補数である。ＮＡＮＤゲートＮＡＮＤ ８は、それのβＥＮＡＢＬＥ入力信号が１でない限り、ｌである出力応答を有す る。この場合、その出力応答は、βＥＲＲＯＲＯＵＴ信号のだめのＯＲゲート連 鎖中の最後のビットスライスのβＥＲＲＯＲＯＵＴ接続から受け取ったβＥＲＲ ＯＲ入力信号の補数である。ＮＡＮＤゲートＮＡＮＤ９は、それのγＥＮＡＢＬ Ｅ入力信号かｌでない限り、ｌである出力応答を育する。この場合、その出力応 答は、γＥＲＲＯＲ０ｔＪＴ信号のためのＯＲゲート連鎖中の最後のビットスラ イスのγＥＲＲＯＲＯＵＴ接続から受け取ったγＥＲＲＯＲ入力信号の補数であ る。αＥＮＡＢＬＥ　、βＥＮＡＢＬＥ　、γＥＮＡＢＬＥ信号のうち一つだけ かｌで、他の二つがセロであるならば、ＮＡＮＤゲートＮＡ＋ＮＤ１０は二つの １と、αＥＲＲＯＲ１βＥＲＲＯＲ，γＥＲＲＯＲ信号のうちのＣＨＩＰ　ＥＲ ＲＯＲ０ＬｒＴ信号として選択された一つの論理補数とを受け取る。ＮＡＮＤＩ Ｏハ、ａ　ＥＲＲＯＲ，Ｂ　ＥＲＲＯＲ１７ＥＲＲＯＲ１信号（７）ＣＨＩＰ　 ＥＲＲＯＲＯＵＴ信号として選択された一つを三状態ドライバＴＳ６５のデータ 入力接続に供給するように、応答する。

そのほか第７図、第８図に示すタイプの補助バッファチップは、ｋ番目のビット スライスの前方部分αＡＢＳＫ、βＡＢＳＫ、γＡＢＳＫのうちの一つか他の二 つと異なる応答をするのを反映して、αＥＲＲＯＲ，βＥＲＲＯＲ，γＥＲＲＯ Ｒ信号のうちのどれか１であるかには関係なく、ＣＨＩＰ　ＥＲＲＯＲＯＵＴ小 ボンドバッドに１か現れるようにプログラムすることかできる。こうするために 、それぞれの１は、非重複二相クロック信号φＯＡ、φＯＢにより選択的にクロ ックされた直列人力／並列出力レジスタ内のクロックピットラッチＣＢＬ８１　 、ＣＢＬ８２　、ＣＢＬ８３のそれぞれヘシフトされる。もしＴＭＲラインかそ の上に１を存し、αＥＮＡＢＬＥ、βεＮＡＢＬＥ、γＥＮＡＢＬＥ信号かそれ ぞれｌであるなら、ＮＡＮＤゲー）ＮＡＮＤＩＯかαＥＲＲＯＲ，βＥＲＲＯＲ ，γＥＲＲＯＲ信号のそれぞれの論理補数を受け取る。これらのαＥＲＲＯＲ， βＥＲＲＯＲ１γＥＲＲＯＲ信号の多くとも唯一つか１であるから、それらの論 理補数の少なくとも２つはｌとなろう。それ故に、αＥＲＲＯＲ，βＥＲＲＯＲ ，γＥＲＲＯＲ信号のうち一つか１であるときのみ、その論理補数かゼロとなっ て、ＮＡＮＤゲートＮＡＮＤＩＯの出力はゼロとなる。

ドモルガンの定理によって、ＮＡＮＤゲー）ＮＡＮＤ７　、ＮＡＮＤ８　、ＮＡ ＮＤ９　、ＮＡＮＤＩＯは共同して、αＥＲＲＯＲ及びαＥＮＡＢＬＥ信号のＡ ＮＤ処理の手段となり、第一のＡＮＤ応答を発生し、βＥＲＲＯＲ及びβＥＮＡ ＢＬＥ信号のＡＮＤ処理の手段となり、第二のＡＮＤ応答を発生し、γＥＲＲＯ Ｒ及びγＥＮＡＢＬＥ信号のＡＮＤ処理の手段となり、第三のＡＮＤ応答を発生 し、そして第一、第二及び第三のＡＮＤ応答をＯＲ処理して、補助バッファチッ プのための故障表示をそのＣＨＩＰ　ＥＲＲＯＲ０ｔＪＴ小ボンドパツドに発生 する手段となる。

第７図及び第８図に示すタイプの補助バッファチップを、そのα、β、γ入力か 、ｌからＮまてのどの値のｋに対してもそれぞれその投票回路Ｖｋに与えられる ようにプログラムするには、次の手順を実行する。００１命令と、ＣＨＩＰ　５ ＥＬＥＣＴトークンビツトをそのクロックピットラッチＣＢＬＩに移すに充分な 数のクロック周期とを与えることによって、チップが選択された後、３クロック 周期の間、補助バッファチップに０００指令を与え、それと共に補助バッファチ ップの５ＥＲＴＡＬ　ＴＥＳＴ　ＦＥＥＤボンドパッドに１１１の連なりが供給 される。これによって、各−（ＲＳＥＬＥＣＴ　ＢＩＴをクロックピットラッチ ＣＢＬ８３　、ＣＢＬ８２　、ＣＢＬ８１中に位置させ（第８図参照）、それぞ れ、γＥＮＡＢＬＥビット、βＥＮＡＢＬＥビット、αＥＮＡＢＬＥビットを発 生させる。＋０１命令と充分な数のクロック周期か補助バッファチップに供給さ れ、それとともに５ＥＲＩＡＬ　ＴＥＳＴ　ＦＥＥＤポンドバットはゼロと１の 交互の連を受け取る。γＥＮＡＢＬＥビット、βＥＮＡＢＬＥビット、αＥＮＡ ＢＬＥビットか各々同時に発生されるので、ゼロと１の交互の上記連のレプリカ が、補助バッファチップのα、β、γビットスライス前方部分中の第−及び第二 スイッチ手段に対する制御ビットを保存するための各５ＩＰＯレジスタ中にシフ トされ、第一のスイッチ手段を導通状態にし、第二のスイッチ手段を非導通状態 にする。これにより、γＤＡＴＡ　ＩＮビット、βＤＡＴＡ　ＩＮビット、及び αＤＡＴＡ　ＩＮビットか補助バッファチップの後方ビットスライス部分中の投 票回路に与えられる。

αＥＮＡＢＬＥ、βＥＮＡＢＬＥ　、γＥＮＡＢＬＥ信号の発生か第８図に示す ように行われるとき、もしＴＭＲライン上に１があるなら、ＴＭＲ補助バッファ チップのビットスライスのαＡＢＳ部分中の各クロックピットラッチは、クロッ クピットラッチＣＢＬ８２に保存されたトークンビットにより、αＥＮＡＢＬＥ ライン上に１があるときに限り書き直されるように編成される。ＴＭＲ補助バッ ファチップのビットスライスのβＡＢＳ部分中の各クロックピットラッチは、ク ロックピットラッチＣＢＬ８１に保存されたトークンビットにより、βＥＮＡＢ ＬＥライン上に１があるときに限り書き直されるように編成される。ＴＭＲ補助 バッファチップのビットスライスのγＡＢＳ部分中の各クロックピットラッチは 、タロツクビットラッチＣＢＬ８３に保存されたトークンビットにより、γＥＮ ＡＢＬＥライン上に１があるときに限り書き直されるように編成される。クロッ クピットラッチからのクロック信号を阻止することによってクロックピットラッ チの書き換えを排除する別の配置ももちろん可能である。ＴＭＲ補助バッファチ ップのビットスライスのａＡＢＳ部中ク口中クロックビットラッチらのビットス ライスのβＡＢＳ部中ク口中クロックビットラッチこれらのビットスライスのＴ ＡＢＳ部中ク口中クロックビットラッチに扱う（ａｃｃｅＳＳ）能力は、以下に 述べるように補助バッファチップを用いて耐故障性電子システムを実現するため に重要なことである。ビットスライスのａＡＢＳ部、βＡＢＳ部、ＴＡＢＳ部中 のクロックピットラッチを個別に扱うことかできると、前段に述べたようにテス トベクトルレジスタを共同的にプログラムするのでなく、望むならばそれらを個 別にプログラムすることも可能になる。

第９図は、第７図のビットスライス中に用いるαＥＮＡＢＬＥ、βＥＮＡＢＬＥ 、γＥ〜ＡＢＬＥ信号を発生する別の方法を示す。第３図のクロックピットラッ チＣＢＬＩは、クロック信号φＩＡとφＩＢで並列にクロックされ、データに対 してカスケード接続された三つのクロックビットラッチＣＢＬＩＩ　、ＣＢＬ１ ２　、ＣＢＬＩ３により置き換えられる。ＣＨ［Ｐ　５ＥＬＥＣＴ　ＢＩＴ　Ｌ ＩＮＥには、クロックピットラッチＣＢＬＩＩ、ＣＢＬ１２　、ＣＢＬ１３の少 なくとも一つに１か保存されるのに応じて、ＯＲゲートＯＲ９から選択された時 期にＣＨＩＰ　５ＥＬＥＣＴ　ＢＩＴが供給され、クロックピットラッチはその 内容をＯＲゲートＯＲ９に入力信号として供給する。クロックピットラッチＣＢ ＬＩ　１に保存されたｌは、第８図でクロックピットラッチＣＢＬ８１に保存さ れたｌがβＥＮＡＢＬＥ信号の発生に使われるのと同じ方法で、βＥＮＡＢＬＥ 信号の発生に使われる。クロックピットラッチＣＢＬＩ２に保存されたｌは、第 ８図でクロックピットラッチＣＢＬ８２に保存されたｌかαＥＮＡＢＬＥ信号の 発生に使われるのと同じ方法で、αＥＮＡＢＬＥ信号の発生に使われる。クロッ クピットラッチＣＢＬ１３に保存されたｌは、第８図でクロックピットラッチＣ ＢＬ８３に保存されたｌがγＥＮＡＢＬＥ信号の発生に使われるのと同じ方法で 、γＥＮＡＢＬＥ信号の発生に使われる。

φＯＡ及びφＯＢクロック信号か三重モジュラ−冗長度を実現するために用いら れず、むしろφＩＡ及びφＩＢクロック信号を利用している点で、αＥＮＡＢＬ Ｅ　、βＥＮＡＢＬＥ、γＥＮＡＢＬＥを発生する第９図のやり方は、第８図の やり方よりもすぐれている。これによって、複数のテストベクトルを保存し、そ れを循環させる第三の５ＩＰＯレジスタか使用可能になる。同時に第四と第五の 別々のＳ［ＰＯレジスタがαＤＡＴＡ　ＩＮボートに属する第一と第二のスイッ チ手段のための制御ビットをそれぞれ保存するために使用できる。第六と第七の 別々の５ＩＰＯレジスタかβＤＡＴＡ　ＩＮボートに属する第一と第二のスイッ チ手段のための制御ビットをそれぞれ保存するために使用できる。第八と第九の 別々の５ＩＰＯレジスタかγＤＡＴＡ　ＩＮボートに属する第一と第二のスイッ チ手段のための制御ビットをそれぞれ保存するために使用てきる。αＥＮＡＢＬ Ｅ、βＥＮＡＢＬＥ　、γＥＮＡＢＬＥ信号を発生する第９図のやり方の一つの 欠点は、これらの信号の間から選択することか容易でないことで、それは選択の 手順か一つの補助バッファチップ中に局限されないからである。αＥＮＡＢＬＥ 、βＥＮＡＢＬＥ　、γＥＮＡＢＬＥ信号を発生する第９図のやり方の他の欠点 は、チップ選択の手順かに、Ｗｅｌｌｅｓ二世らの論文「大規模ハイブリッドＶ ＬＳ　ｒのための試験方法論」の中に記され１こ内蔵テスト回路をもつチップの ためのそれこ若干具ｌよることである。

クロックピットラッチＣＢＬＩＩ　、ＣＢＬ１２　、ＣＢＬ１３　、ＣＢＬ１４ をカスケード接続する順序が任意に選ばれることは注目すべきことであるか、一 旦順序か決められると、その後は基準として固定される。クロック信号を５ＩＰ Ｏレジスタのために展開する方法には、具体的に示したのと論理的には同し他の 方法かあることも銘記してほしい。

第１Ｏ図は、可能化信号が供給されたとき以外には、クロックピットラッチを書 き込まれないように保つ一つの方法を示す。クロックピットラッチＣＢＬ６０の 前にはマルチプレクサ■Ｘ６０があり、それはクロックピットラッチＣＢＬ６０ への入力ビットとしてＢＩＴ　ＩＮ入力を選択するのに、ＥＮＡＢＬＥ信号がｌ でない限り、ラッチ６０の出力を入力ビットとして選択する。

第」１図は、三重モジュラ−冗長度を用い、バイブライン構造をもつ電子システ ムを通る正常なデータ経路（ｐａｔｈ）を示す。入力信号は補助バッファチップ ＣＨＩＰ１５を経て互いに同じ三つの信号処理チップＣ）ＩＩＰ２＋５ＣＨＩＰ ２２、ＣＨＴＰ２３に与えられる。もしＣＨｉＰ２＋、ＣＨＩＰ２２、ＣＨＩＰ ２３力＜Ｋ、Ｗｅｌｌｅｓ二世らの論文「大規模ハイブリッドＶＬＳ　Ｉのため の試験方法論」中に記されたタイプの内蔵テスト回路を有するならば、入力信号 は補助バッファチップ１５を経ないてこれらのチップに直接与えられてもよい。

ＴＭＲ補助バッファチップＣＨＩＰ２０は、それのα、β、γ入力ポートへそれ ぞれＣＨｒＰ３１、ＣＨＩＰ３２、ＣＨＩＰ３３の各出力ポートから供給される データに対し過半数論理応答（ｍａｊｏｒｉｔｙ−１Ｏｇｉｃ　ｒｅｓｐｏｎｓ ｅ　）を発生し、それかこの電子システムの出力信号である。データ経路の各分 岐の前に各々ＴＭＲ補助バッファチップをもつツリー（ｔｒｅｅ）構造も可能で ある。内蔵テスト回路をもつ補助バッファチップＣＨＩＰ１５、ＣＨｔＰ２０、 ＣＨＩＰ３０を含むチップはそれぞれ、七ロボルト作動電圧バス、＋５ボルト作 動電圧バス、ＴＥＳＴ　ＣＬＯＣＫバス、ＳＥＩ？ＩＡＬ　ＴＥＳＴ　ＦＥＥＤ バス、ＴＥＳＴ　ＯＵＴバス、ＴＥＳＴ　ＥＮＡＢＩ、Ｅバス、及び三つの指示 バスｌＮ５ＴＲＵＣＴ　Ｏ，＋Ｎ５ＴＲＵＣＴ　１．　ｌＮ５ＴＲＵＣＴ２への 接続を存している。ただし、第１１図ではこれらの連係バス及びそれへの接続は 、混雑を防ぐため省略した。もし電子システム中の全てのチップか内蔵テスト回 路を有するなら、システムの全面ＨＤ！試験、さらにチップ毎の機能テストか可 能である。

第１２図は補助バッファチップＣＨＩＰ４０、ＣＨＴＰ４１、ＣＨＩＰ４２、Ｃ ＨｒＰ４３、ＣＨＩＰ４４、ＣＨＩＰ５５、ＣＨＩＰ５６、ＣＨ＋Ｐ５７、ＣＨ ＩＰ５８、ＣＨＩＰ５９、ＣＨＩＰ６５、ＣＨ［Ｐ６６、ＣＨＩＰ６７、ＣＨＩ Ｐ６８、ＣＨＩＰ６９を用いて構成された耐故障性電子システムを示し、これら のチップは第３図、第６図に変形されている第４図及び第５図、第７図及び第８ 図に関連して述べたタイプのものである。この耐故障性電子システムは、入力信 号ＩＮＩ　、　ＩＮ［［、［ＮＩ［＋のための３チヤンネルバイブラインを形成 し、第一の部分ＦＳ、少なくとも一つの中間部分Ｉｓ等及び最後の部分ＬＳから 成る。さらに多数の中間部分をもつ拡張バイブラインも可能であるし、第一の部 分または中間部分の後に分岐をもつツリー（ｔｒｅｅ）構造も可能である。

補助バッファチップ以外に各中間部分は互いに同じ五つのチップを含み、そのう ちいずれか二つは故障に耐えるものとする。中間部分ＩＳはその中に、例えば五 つの同しチップＣＨＩＰ５０、ＣＨＩＰ５１、ＣＨＩＰ５２、ＣＨＩＰ５３及び ＣＨＩＰ５４を有する。補助バッファチップ以外に各最終部分は互いに同し五つ のチップを含み、そのうちいずれか二つは故障に耐えるものとする。最終部分Ｌ Ｓはその中に、例えば五つの同じチップＣＨＩＰ６０、ＣＨＩＰ６１、ＣＨＩＰ ６２、ＣＨＴＰ６３及びＣＨ＋Ｐ６４を有する。最終部分ＬＳ中で出力接続ＣＨ ＩＰ６５及びＣＨＩＰ６９は後続のとの回路にも接続されていないことは留意さ れよう。ＣＨＩＰ６５とＣ）ＩＩＰ６９は第１２図中に本来β−エラー検知器の 目的て含まれており、後に述へるように省略することもできる。

互いに同じ五つのチップの各グループ中で故障に耐えるように用いる基本図式は 、グループ中の三つの良品チップを選び、それを通してバイブラインの三つのチ ャンネルを形成することである。この選択は以後「ルート決めコンピュータＪと 呼ばれる小コンピュータによってなされる。これは第１２図には示されていない か、典型としては耐故障性電子システム中に含まれるマイクロプロセンサーであ る。補助バッファチップが故障なのか、それか駆動する後続のチップか故障なの かは、チャンネル経路選択には重要でなく、それは観察され、要素のそのような 対は故障の検出に関する限り組合せとして考えることかできる。そのような組合 せに何か故障があるかどうかの検知は、その組合せのテスト応答を、他の同様な 組合せのテスト応答と比較するための後続の補助バッファチップ中の故障検出回 路を用いてなされる。

留意すべきこととして複数の補助バッファチップは並列してプログラムされても よく、投票回路の応答かβＤＡＴＡ　ＩＮビットにのみ依存し、あるいは投票回 路の応答かαＤＡＴＡ　ＩＮビットにのみ依存し、あるいは投票回路の応答がγ ＤＡＴＡ　ＩＮビットにのみ依存するようにプログラムされてもよい。第１２図 の耐故障性電子システムを通して信号のための最初の経路を形成する際、特に有 用である。このような並行プログラム作成（ｐｒｏｇｒａｍｍｉｎｇ　）は、０ ０１命令と充分な数のＴＥＳＴ　Ｃ１−０ＣＫサイクルとを第１２図の補助バッ ファチップの全てにまず与えること、それとともにチップセレクタ連鎖中の最初 の補助バッファチップのＣＨＩＰ　５ＥＬＥＣＴ　ＩＮ接続へ、ＣＨＩＰ　５Ｅ ＬＥＣＴ　トークンビットのパターンを供給して、それにより各Ｃ）ＩＩＰ　５ ＥＬＥＣＴ　トークンビットをプログラム中の各補助バッファチップへシフトす ることにより達成される。

ルート決めコンピュータは、ルート決め操作を、耐故障性電子システムの最後の 部分ＬＳから始める。そして、システムの各部分に対するルートはルート決めコ ンピュータで決定されるので、ルート決めコンピュータは次にシステムの直前（ ｎｅｘｔ　ｅａｒｌｉｅｒ）の部分を通してたとるべきルートを決める。ルート を選ぶべきシステムを通して逆行することによりルート決めコンピュータは、Ｉ Ｎ　Ｌ　ＩＮ　Ｉｆ、Ｎ　ｆＩ＋入力信号への応答をなすために用いられようと するのが各直前部分の出力接続のうちのどれであるかについての情報を、利用可 能に存している。これによって、この直前部分の出力端において補助バッファチ ップを判別し、それのエラー検出器はこの直前部分の入力端において五つの同じ チップのうち三つを通るルートを選択するための情報を提供する。

さらに詳しく言うと、例えば、ルート決めコンピュータは各１６ビツトのルート 決め命令に応じて、各部分を通るルートを選択してもよい。このルート決め命令 のモードビットは、ルート決めコンピュータ中のカウンタに応じて行われ、ルー ト決めコンピュータによって考慮中のシステムの部分が最初の部分なのかどうか を示す。ルート決め命令の５ビツト対が、考慮中の部分からの出方接続の各々に 対応する。■ＮＩ入力信号への応答を導く出力接続に対応するビット対は、０１ 値をもつようにされる。ＩＮＩＩ入力信号への応答を導く出力接続に対応するヒ ツト対は、１０値をもつようにされる。ＩＮＩＩＴ人カ信号への応答を導く出力 接続に対応するビット対は、ｌＩ［をもつようにされる。そして他の二つの出力 接続に対応するビット対はＯｏ値をもつようにされる。ルート決め命令の残りの ５ビツトは、コンピュータて現に考慮中のセクションの補助バッファチップの各 々のβ−エラー検出器から供給される。各補助バッファチップがβ−エラーを検 出した場合、つまりその各場合に対応するビットが１である場合を除き、ビット かゼロであると仮定する。もしこれら五つの残りビットのうち二つより多くのも のかｌであるなら、ルート決めコンピュータは、故障を迂回するシステムの能力 をシステムエラーが上回ると判断する。モードピットのルート決め命令フォーマ ット、次いて考慮中のセクションの出力接続の状態を示す５ビツト対、現に考慮 中のセクションの入力接続にエラーかあるかどうかを示す残りの５ビツトが、こ の順序で以下の記述において行われるものとする。

ルート決めコンピュータは、システムの順次に考慮される各セクションのための ルート決め命令に応答して、そのセクションを通る故障のないルートを三つのチ ャンネルのために選択する。三つのチャンネルの各々のために故障のないルート を見つけるために再ルート決めをしなければならない場合、ルート決めコンピュ ータは、指示の適当なシーケンスと付随するＴＥＳＴ　ＣＬＯＣＫ信号サイクル とを補助バッファチップに対して発生する。ルート決めコンピュータは、第一セ クションを除くとれかのセクションを通るルートを決めた後、そのセクションの 五つの入力接続、従ってその直前のセクションの出力接続に関する、００．００ ．０１．１０．１１チヤンネルマーカーの位置づけを示す五つのビット対を発生 する。これらの５ビツト対は、直前のセクションに対するルート決め命令の一部 となる。

上述した故障修正手順は、第」２図の補助バッファチップのβ−エラー検出器示 のもっと手軽な組合せは、α−エラー及びγ−エラー検出器を用いても同様に可 能である。最終セクションＬＳにおいて、ＣＩ（ＩＰ６６のα−エラー検出器を 用いるとＣＨＩＰ６５の省略力河能になり、ＣＨＩＰ６８のγ−エラー検出器を 用いるとＣＨＩＰ６９の省略か可能になる。

すでに述べた耐故障システムの変形においては、もちろん、第３図、第６図に変 形された第４図及び第５図、第７図及び第８図に関連して述べたタイプの補助バ ッファチップを用いることができる。上述のプログラム作成手順は、αＥＮＡＢ ＬＥ１βＥＮＡＢＬε、７　ＥＮＡＢＬＥ各ビットの保存され方の相違及びＣ） ＩＩＰ　５ＥＬＥＣＴビツトの決定され方の相違を考慮して、適当に変形されな くてはならない。

すてに述べた耐故障システムにおいて、５チツプではなくて４チツプのみの各グ ループを用いるようにした変形は、グループ当り２（Ｉｌではなく、１個だけの 故障チップを許容できる。しかし、冗長度についての犠牲は、電子システム中の チップ数の増加か２／３ではなく、１／３にすぎない。

連合テスト活動グループの技術小委員会は、１９８８年３月３０日刊行のＪＴＡ Ｇ境界スキャン構造基準案、改編２．０において、上述の補助バッファチップを 用いる電子システムであっても行うことができる境界スキャン（ｂｏｕｎｄａｒ ｙ−ｓｃａｎ）試験を考案した。このＪＴＡＧ基準は、境界スキャン試験を行う のに四つのテスト信号を用いる。ＴＣＫ信号かＪＴＡＧ基準におけるテストクロ ックであり、本補助バッファチップにおいて用いるＴＥＳＴ　ＣＬＣＣＫ信号に 対応する。ＪＴＡＧ基準におけるＴＤＩ信号が、本補助バッフ７チツプにおいて 用いる５ＥＲＩＡＬ　ＴＥＳＴ　ＦＥＥＤ信号に対応する。ＪＴＡＧ基準におけ るＴＤＯ信号が、本補助バッファチップにおいて用いるＴＥＳＴ　ＯＵＴ信号に 対応する。ＪＴＡＧ試験は、当該基準のＴＭＳ信号か五つの連続したＴＣＫクロ ックサイクルに対してゼロになることて開始される。このＴＭＳテストモード信 号は、その入力ボートを駆動する補助バッファチップにより、その補助バッファ チップにＴＥＳＴ　ＣＬＯＣＫサイクル５サイクルの間１１１指示が供給される のに対応して、特定の庫出しチップに対して選択的に発生させることができる。

これは第１図で、補助バッファチップＣＨＩＰ９から接続ＴＭＳＩを経て選択さ れた時期にＴＭＳ信号が供給される庫出しチップＣ）ＩＩＰ７によって示される 。代りに、ＴＭＳ信号は、その出力ボートと接続された補助バッファチップによ り、その補助バッファチップにＴＥＳＴ　ＣＬＯＣＫサイクル５サイクルの間１ １１指示が供給されるのに対応して、特定の庫出しチップに対して選択的に発生 させることができる。

これは第１図で、補助バッファチップＣＨＩＰＩＩから接続ＴＭＳ２を経て選択 された時期にＴＭＳ信号か供給される庫出しチップＣ）ＩＩＰ８によって示され る。本明細書及び翫Ｗｅｌｌｅｓ二世らの論文「大規模集積回路ＶＬＳ　ｒのた めの試験方法論Ｊにすてに記された方法て試験か行われる場合には、ＴＥＳＴ　 ＥＮＡＢＬＥ信号を１に設定するのに対し、ＪＴＡＧ試験てはＴＥＳＴ　ＥＮＡ ＢＬＥ信号は０に設定される。

これまでに考慮された補助バッファチップでは、バッファ作用のための一つのモ ノリシック集積回路内にただ一つのテストインターフェースが、一対の庫出しチ ップの間か、あるいは庫出しチップと内蔵テスト回路をもつチップとの間に設け られている。しかし、バッファ作用のために一つより多いテスト用インターフェ ースか設けられるのも、発明の思考の範囲内である。このようなチップは単純に これまで述へた補助バッファチップを再現して、それらの各チップセレクタＣ３ を共にカスケード接続して、同カスケード中で各先行チップセレクタＣ８のＣＨ ＩＰ　５ＥＬＥＣＴ　ＯＵＴ信号が後続の次のチップセレクタのＣＨＩＰ　５Ｅ ＬＥＣＴ　ＩＮ信号を供給するようにし、そしてそれらの５ＥＲＩＡＬ　ＴＥＳ Ｔ　ＦＥＥＤＳＴＥＳＴ　ＯＵＴ、　ＴＥＳＴ　ＣＬＯＣＫ、　ＴＥＳＴ　ＥＮ ＡＢＬＥ　、　ｌＮ５ＴＲ（ＩｃＴ　０１ｒＮｓＴＲｔｌｃＴ　Ｉ、及びｌＮ５ ＴＲ［ＪＣＴ　２接続のうち対応するものに並列にすることによって、構成でき る。しかし、複数の補助バッファチップを同一のモノリシックＩＣ内に配すると 、構造の経済がはかれる。二相非重複クロック発生器ＣＧ（用いた場合）、３か ら８へのデコーダＤＥＣ’、論理インバータＩＮＶ８、テストへクトルレジスタ （例えば、カスケード接続ビットラッチＣＢＬ５を含む）、及びそれらに付属す るクロック回路、あるいはαＥＮＡＢＬＥ、βＥＮＡＢＬＥγＥＮＡＢＬＥビッ ト発生用回路部分は、反復する必要かない。連係するテストベクトルレジスタは 、投票操作（ｖｏｔｅｒ　０ｐｅｒａｔｉｏｎ　）及びエラー検出をテストし得 るように、α、β、γ各ＤＡＴＡ　ＩＮＰＵＴボートにわたる充分なビット幅を もたなくてはならない。

個別の第一スイッチ手段制御レジスタ（例えばそれぞれカスケード接続ピットラ ッチＣＢＬ６を含む）、個別の第二スイッチ手段制御レジスタ（例えばそれぞれ カスケード接続ピットラッチＣＢＬ７を含む）、及びそれらに付属するクロック 回路は、個々の補助バッファ回路のために保持される。個別の第一スイッチ手段 制御レジスタ及び個別の第二スイッチ手段制御レジスタがすでに述べた故障修正 操作を実行するのに必要である。個別の第二スイッチ手段制御レジスタは、連係 するテストベクトルマスクレジスタに代わって、テストベクトルマスキング作用 を行い、特定の補助バッファ回路に対するテストベクトルレジスタを選択するた めの余分な回路の必要を回避する。

同一のモノリシック集積回路上の複数の補助バッファ回路は、重複させた「チッ プ」セレクタに単純に頼るよりむしろ、チップセレクタに加えてチャンク（Ｃｈ ｕｎＫ　）セレクタを用いて選択的にアドレスされてもよい。

本開示か関連する技術における熟練者であり、本発明者やその協同者の開示に親 しんでいる者には、以上の明細書中に記した補助バッファ回路の数々の変形を設 計できるであろう。そして、このことは、特許請求の範囲を解釈する際に、発明 の教示に従って構成されるすべての装置はその範＠　（ｓｃｏｐｅ　）内に含ま れるものとして、銘記されるへきである。

第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図 第９図 第１０図 第１１図 第１２図 要　約　書 補助モノリシック集積回路チップはバッファ増幅と試験インターフェイスを提供 する。オフーザーシエルフ・モノリシック集積回路チップは、ビルト・イン試験 回路を有するモノリシック集積回路で行われる試験に類似する機能試験を実施す るために、各入力ボート前および各出力ポート後幅こ補助バッファチップの一つ を使用する電子システムに接続される。

国際調査報告　ＤｒＴ／ＩＩｃ　０１／ｎ？Ｉ；。６国際調査報告　ｐＣＴ／ｌ ’ｓ　９１１０２５９６Ｓ＾　４６９７７

Claims (25)

【特許請求の範囲】
1. （１）テスト用インターフェースを提供するバッファ集積回路であって、Ｎ個の 第一の複数の三状態ドライバを具え、この三状態ドライバは、それぞれのデータ ビット入力端子と、それぞれの制御ビット入力端子と、それぞれのデータビット 出力端子とを有し、このデータビット出力端子は協同して前記バッファ集積回路 のためのデータ出力ポートを形成し、そしてデータ信号ビットを前記第一の複数 の三状態ドライバのデータビット入力端子に与える手段、 各制御信号ビットを前記第一の複数の三状態ドライバの制御ビット入力端子に与 える手段、 テスト出力端子、および このテスト出力端子に対して前記第一の複数の三状態ドライバのデータビット出 力端子の任意の一つにおけるそれぞれの論理条件を選択するためのマルチプレク サ手段を具えることを特徴とする、バッファ集積回路。
2. （２）請求項１記載のバッファ集積回路であって、テスト可能化ビットをそれを 通して受け取るためのテスト可能化端子と、テスト入力端子と、 チップ選択入力端子と、 チップ選択出力端子とを具え、 前記チップ選択入力端子と前記チップ選択出力端子との間にカスケード接続され た第一および第二のクロックビットラッチを具え、これらのクロックビットラッ チは、この第一および第二のクロックビットラッチの選択的クロックの期間に前 記チップ選択入力端子を通して受け取るかもしれないチップ選択ビットおよびチ ップテスト出力可能化ビットを、それぞれ保存するためのものであり、前記マル チプレクサ手段に含まれるＮ個の第二の複数の三状態ドライバを具え、この第二 の複数の三状態ドライバのそれぞれは、前記第一の複数の前記三状態ドライバの それぞれのデータビット出力端子に接続されている各データビット入力端子と、 それぞれの制御ビット入力端子と、それぞれのデータビット出力端子とを有して おり、 前記マルチプレクサ手段に含まれる他の三状態ドライバを具え、この三状態ドラ イバは、前記第二の複数の前記三状態ドライバのそれぞれのデータビット出力端 子に接続されているデータビット入力端子と、制御ビット入力端子と、そして前 記テスト出力端子に接続されたデータビット出力端子とを有しており、前記チッ プテスト出力可能化ビットが前記第二のクロックビットラッチに保存され、かつ テスト可能化ビットが前記テスト可能化端子で受け取られるのに応じて、各制御 ビットを前記他の三状態ドライバの制御ビット入力端子に与える手段を具え、こ の制御ビットは前記他の三状態ドライバのデータビット出力端子を、それのデー タビット入力端子からの比較的低いインピーダンスの駆動を与えるような状態に する形式のものであり、このインピーダンスはそのタイプの制御ビットが前記他 の三状態ドライバの制御ビット入力端子に与えられない状態に比べて低くなって おり、 前記マルチプレクサ手段に含まれる第一の直列入力／並列出力レジスタをそなえ 、この第一の直列入力／並列出力レジスタは、該レジスタの選択的クロックの間 一度に１ビットずつテスト出力可能化信号を受け取るための、前記テスト入力端 子から接続された直列入力ポートと、そして各ビット位が前記第二の複数の三状 態ドライバの各制御ビット入力端子に接続されている並列出力ポートを有してお り、 前記第一の複数の三状態ドライバの制御ビット入力端子に出力可能化ビットを与 えるための前記手段に含まれる第二の直列入力／並列出力レジスタをそなえ、こ の第二の直列入力／並列出力レジスタは、該レジスタの選択的クロックの間一度 に１ビットずつ出力可能化信号を受け取るための、前記テスト入力端子から接続 された直列入力ポートと、そして各ビット位が前記第一の複数の三状態ドライバ の各制御ビット入力端子に対応している並列出力ポートを有しており、かつ前記 テスト可能化端子にテスト可能化ビットが受け取られないこと、または前記第二 の直列入力／並列出力レジスタのビット位の出力可能化ビットが、対応する前記 三状態ドライバの制御ビット入力端子に対応しているのに応じて、制御ビットを 、対応する三状態ドライバの制御ビット端子に与えるための、前記第一の複数の 三状態ドライバの各々に対応した各手段を有し、この制御ビットは前記対応する 三状態ドライバのデータ出力端子を、それのデータビット出力端子からの比較的 低いインピーダンスの駆動を与えるような状態にする形式のものであり、このイ ンピーダンスはそのタイプの制御ビットが対応する前記三状態ドライバの制御ビ ット入力端子に与えられない状態に比べて低くなっていることを特徴とする、バ ッファ集積回路。
3. （３）前記第一および第二のクロックビットラッチが前記チップ選択入力端子と 前記チップ選択出力端子との間にカスケード接続され、前記第一のクロックビッ トラッチは前記第二のクロックビットラッチの前に接続されている、請求項２記 載のバッファ集積回路。
4. （４）請求項２記載のバッファ集積回路において、データ信号ビットを前記第一 の複数の三状態ドライバのデータビット入力端子に与えるための前記手段が、前 記バッファ集積回路のための第一のデータ入力ポート、各第一スイッチ手段、第 三の直列入力／並列出力レジスタ、各第二スイッチ手段を具え、前記第一のデー タ入力ポートは、その中にＮ個の並列ビット位を有し、前記各第一スイッチ手段 は、前記第一の複数の前記三状態ドライバの各データビット入力端子を、前記第 一のデータ入力ポートビット位の対応するものに選択的に接続するためのスイッ チ手段であり、この選択的な接続は前記第一のスイッチ手段によって受け取られ る各制御ビットによって決定され、前記第三の直列入力／並列出力レジスタは、 該レジスタの選択的クロックの間一度に１ビットずつテストベクトルを受け取る ための、前記テスト入力端子から接続された直列入力ポートと、そして各ビット 位が前記第一の複数の三状態ドライバの各データビット入力端子に対応している 並列出力ポートとを有し、前記各第二スイッチ手段は、前記第一の複数の前記三 状態ドライバの各データビット入力端子を、対応する前記第三の直列入力／並列 出力レジスタのビット位に選択的に接続するためのスイッチ手段であり、この選 択的な接続は、各前記第二スイッチ手段によって受け取られる各制御ビットによ って決定されるものである、バッファ集積回路。
5. （５）請求項４記載のバッファ集積回路であって、第四の直列入力／並列出力レ ジスタと、前記第一のスイッチ手段の各々に対応する各第一スイッチ制御手段と 、第五の直列入力／並列出力レジスタと、前記第二のスイッチ手段の各々に対応 する各第二スイッチ制御手段と、クロック信号供給手段とを具え、 前記第四の直列入力／並列出力レジスタは、該レジスタの選択的クロックの間一 度に１ビットずつ前記第一のスイッチ手段に対する制御ビットを受け取るための 、前記テスト入力端子から接続された直列入力ポートと、そして各ビット位が前 記第一のスイッチ手段の各々に対応している並列出力ポートを有し、前記各第一 スイッチ制御手段は、前記テスト可能化端子が前記テスト可能化ビットを受け取 らないか、または前記第四の直列入力／並列出力レジスタの対応するビット位が 第二のではなく第一の論理状態にあることに対応して、前記第一のスイッチ手段 を選択的に接続させるように、前記第一のスイッチ手段の各々に各制御ビットを 与えるものであり、 前記第五の直列入力／並列出力レジスタは、該レジスタの選択的クロックの間一 度に１ビットずつ前記第二のスイッチ手段に対する制御ビットを受け取るための 、前記テスト入力端子から接続された直列入力ポートと、そして各ビット位が前 記第二のスイッチ手段の各々に対応している並列出力ポートを有し、前記各第二 スイッチ制御手段は、前記テスト可能化端子が前記テスト可能化ビットを受け取 ると同時に、前記第五の直列入力／並列出力レジスタの対応するビット位が第二 のではなく第一の論理状態にあることに対応して、前記第二のスイッチ手段を選 択的に接続させるように、前記第二のスイッチ手段の各々に各制御ビットを与え るものであり、 前記クロック信号供給手段は、それぞれの命令に対応してクロック信号を前記第 一及び第二のクロックビットラッチ、前記第一の直列入力／並列出力レジスタ、 前記第二の直列入力／並列出力レジスタ、前記第三の直列入力／並列出力レジス タ、前記第四の直列入力／並列出力レジスタおよび前記第五の直列入力／並列出 力レジスタのいずれかに供給するか、どれにも供給しないものである、バッファ 集積回路。
6. （６）請求項５に記載のバッファ集積回路において、対応する命令に応答してク ロック信号を供給する手段がその中に、デコーダと、クロック信号発生手段と、 前記第一及び第二のクロックビットラッチにクロック信号を供給する手段と、前 記第一の直列入力／並列出力レジスタにクロック信号を供給する手段と、前記第 二の直列入力／並列出力レジスタにクロック信号を供給する手段と、前記第三の 直列入力／並列出力レジスタにクロック信号を供給する手段と、前記第四の直列 入力／並列出力レジスタにクロック信号を供給する手段と、前記第五の直列入力 ／並列出力レジスタにクロック信号を供給する手段を具え、前記の前記第一及び 第二のクロックビットラッチにクロック信号を供給する手段は前記デコーダが前 記第一及び第二のクロックビットラッチにクロック信号を供給するよう前記命令 を受け取ることに対応して前記クロック信号を供給するものであり、 前記デコーダは前記命令のどれが一組の指示ラインを介して供給されるかを決定 するためのものであり、 前記第一の直列入力／並列出力レジスタにクロック信号を供給する手段は、テス ト出力可能化ビットが前記第二のクロックビットラッチ中に保存され、そして同 時に前記デコーダがクロック信号を前記第一の直列入力／並列出力レジスタにク ロック信号を供給するよう前記命令を受け取ることに対応して、前記クロック信 号を供給するものであり、 前記第二の直列入力／並列出力レジスタにクロック信号を供給する手段は、チッ プ選択ビットが前記第一のクロックビットラッチ中に保存され、そして同時に前 記デコーダがクロック信号を前記第二の直列入力／並列出力レジスタに供給する よう前記命令を受け取ることに対応して、前記クロック信号を供給するものであ り、 前記第三の直列入力／並列出力レジスタにクロック信号を供給する手段は、チッ プ選択ビットが前記第一のクロックビットラッチ中に保存され、そして同時に前 記デコーダがクロック信号を前記第三の直列入力／並列出力レジスタに供給する よう前記命令を受け取ることに対応して、前記クロック信号を供給するものであ り、 前記第四の直列入力／並列出力レジスタにクロック信号を供給する手段は、チッ プ選択ビットが前記第一のクロックビットラッチ中に保存され、そして同時に前 記デコーダがクロック信号を前記第四の直列入力／並列出力レジスタに供給する よう前記命令を受け取ることに対応して、前記クロック信号を供給するものであ り、 前記第五の直列入力／並列出力レジスタにクロック信号を供給する手段は、チッ プ選択ビットが前記第一のクロックビットラッチ中に保存され、そして同時に前 記デコーダがクロック信号を前記第五の直列入力／並列出力レジスタに供給する よう前記命令を受け取ることに対応して、前記クロック信号を供給するものであ る、バッファ集積回路。
7. （７）請求項４記載のバッファ集積回路であって、第四の直列入力／並列出力レ ジスタと、前記第一のスイッチ手段の各々に対応してそれに各制御ビットを与え るための各第一スイッチ制御手段と、第五の直列入力／並列出力レジスタと、前 記第二スイッチ手段の各々に対応してそれに各制御ビットを与えるための各第二 スイッチ制御手段と、クロック信号供給手段とを具え、 前記第四の直列入力／並列出力レジスタは、該レジスタの選択的クロック信号の 間一度に１ビットずつ前記第一および第二のスイッチ手段に対する制御ビットを 受け取るための、前記テスト入力端子から接続された直列入力ポートと、そして 各ビット位が前記第一および第二のスイッチ手段の各々に対応する並列出力ポー トを有し、 前記各第一スイッチ制御手段は、前記テスト可能化端子が前記テスト可能化ビッ トを受け取らないか、または前記第四の直列入力／並列出力レジスタの出力ポー トの対応するビット位が第二のではなく第一の論理状態にあることに対応して、 前記第一のスイッチ手段を選択的に接続させるようにするものであり、前記各第 二スイッチ制御手段は、前記テスト可能化端子がテスト可能化ビットを受け取る と同時に、前記第四の直列入力／並列出力レジスタ出力ポートの対応するビット 位が第二のではなく第一の論理状態にあることに対応して、前記第二のスイッチ 手段を選択的に接続させるようにするものであり、前記クロック信号供給手段は 、それぞれの命令に対応してクロック信号を前記第一及び第二のクロックビット ラッチ、前記第一の直列入力／並列出力レジスタ、前記第二の直列入力／並列出 力レジスタ、前記第三の直列入力／並列出力レジスタ、前記第四の直列入力／並 列出力レジスタのいずれかに供給するか、どれにも供給しないものである、バッ ファ集積回路。
8. （８）請求項７に記載のバッファ集積回路において、対応する命令に応答してク ロック信号を供給する手段か、その中に、クロック信号発生手段と、デコーダと 、前記第一及び第二のクロックビットラッチにクロック信号を供給する手段と、 前記第一の直列入力／並列出力レジスタにクロック信号を供給する手段と、前記 第二の直列入力／並列出力レジスタにクロック信号を供給する手段と、前記第三 の直列入力／並列出力レジスタにクロック信号を供給する手段と、前記第四の直 列入力／並列出力レジスタにクロック信号を供給する手段とを具え、前記デコー ダは前記命令のどれが一組の指示ラインを介して供給されるかを決定するための ものであり、 前記の前記第一及び第二のクロックビットラッチにクロック信号を供給する手段 は前記デコーダが前記第一及び第二のクロックビットラッチにクロック信号を供 給するよう前記命令を受け取ることに対応して前記クロック信号を供給するもの であり、 前記第一の直列入力／並列出力レジスタにクロック信号を供給する手段は、テス ト出力可能化ビットが前記第二のクロックビットラッチ中に保存され、そして同 時に前記デコーダがクロック信号を前記第一の直列入力／並列出力レジスタに供 給するよう前記命令を受け取ることに対応して、前記クロック信号を供給するも のであり、 前記第二の直列入力／並列出力レジスタにクロック信号を供給する手段は、チッ プ選択ビットが前記第一のクロックビットラッチ中に保存され、そして同時に前 記デコーダがクロック信号を前記第二の直列入力／並列出力レジスタに供給する よう前記命令を受け取ることに対応して、前記クロック信号を供給するものであ り、 前記第三の直列入力／並列出力レジスタにクロック信号を供給する手段は、チッ プ選択ビットが前記第一のクロックビットラッチ中に保存され、そして同時に前 記デコーダがクロック信号を前記第三の直列入力／並列出力レジスタに供給する よう前記命令を受け取ることに対応して、前記クロック信号を供給するものであ り、 前記第四の直列入力／並列出力レジスタにクロック信号を供給する手段は、チッ プ選択ビットが前記第一のクロックビットラッチ中に保存され、そして同時に前 記デコーダがクロック信号を前記第四の直列入力／並列出力レジスタに供給する よう前記命令を受け取ることに対応して、前記クロック信号を供給するものであ る、バッファ集積回路。
9. （９）請求項４記載のバッファ集積回路であって、第四の直列入力／並列出力レ ジスタと、前記第一のスイッチ手段の各々に対応する各第一スイッチ制御手段と 、前記第二のスイッチ手段の各々に対応する各第二スイッチ制御手段と、クロッ ク信号供給手段とを具え、前記第四の直列入力／並列出力レジスタは、該レジス タの選択的クロックの間一度に１ビットずつ前記第一のスイッチ手段に対する制 御ビットを受け取るための、前記テスト入力端子から接続された直列入力ボート を有し、そして交互のビット位の第一の組がそれぞれ前記第一のスイッチ手段に 対応し、交互のビット位の第二の組がそれぞれ前記第二のスイッチ手段に対応し 、かつ交互のビット位の前記第一の組に挟まれている、並列出力ポートを有し、 前記各第一スイッチ制御手段は、前記テスト可能化端子が前記テスト可能化ビッ トを受け取らないか、または前記第四の直列入力／並列出力レジスタの対応する ビット位が第二のではなく第一の論理状態にあることに対応して、前記第一のス イッチ手段を選択的に接続させるように、前記第一のスイッチ手段の各々に各制 御ビットを供給するものであり、前記各第二スイッチ制御手段は、前記テスト可 能化端子が前記テスト可能化ビットを受け取ると同時に、前記第四の直列入力／ 並列出力レジスタの対応するビット位が第二のではなく第一の論理状態にあるこ とに対応して、前記第二のスイッチ手段を選択的に接続させるように、前記第二 のスイッチ手段の各々に各制御ビットを供給するものであり、前記クロック信号 供給手段は、それぞれの命令に対応してクロック信号を前記第一及び第二のクロ ックビットラッチ、前記第一の直列入力／並列出力レジスタ、前記第二の直列入 力／並列出力レジスタ、前記第三の直列入力／並列出力レジスタおよび前記第四 の直列入力／並列出力レジスタのいずれかに供給するか、どれにも供給しないも のである、バッファ集積回路。
10. （１０）請求項９に記載のバッファ集積回路において、それぞれの命令に応答し てクロック信号を供給する手段が、その中に、クロック信号発生手段と、デコー ダと、前記第一及び第二のクロックビットラッチにクロック信号を供給する手段 と、前記第一の直列入力／並列出力レジスタにクロック信号を供給する手段と、 前記第二の直列入力／並列出力レジスタにクロック信号を供給する手段と、前記 第三の直列入力／並列出力レジスタにクロック信号を供給する手段と、前記第四 の直列入力／並列出力レジスタにクロック信号を供給する手段とを具え、前記デ コーダは前記命令のどれが一組の指示ラインを介して供給されるかを決定するた めのものであり、 前記の前記第一及び第二のクロックビットラッチにクロック信号を供給する手段 は、前記デコーダが前記第一及び第二のクロックビットラッチにクロック信号を 供給するよう前記命令を受け取ることに対応して前記クロック信号を供給するも のであり、 前記第一の直列入力／並列出力レジスタにクロック信号を供給する手段は、テス ト出力可能化ビットが前記第二のクロックビットラッチ中に保存され、そして同 時に前記デコーダがクロック信号を前記第一の直列入力／並列出力レジスタに供 給するよう前記命令を受け取ることに対応して、前記クロック信号を供給するも のであり、 前記第二の直列入力／並列出力レジスタにクロック信号を供給する手段は、チッ プ選択ビットが前記第一のクロックビットラッチ中に保存され、そして同時に前 記デコーダがクロック信号を前記第二の直列入力／並列出力レジスタに供給する よう前記命令を受け取ることに対応して、前記クロック信号を供給するものであ り、 前記第三の直列入力／並列出力レジスタにクロック信号を供給する手段は、チッ プ選択ビットが前記第一のクロックビットラッチ中に保存され、そして同時に前 記デコーダがクロック信号を前記第三の直列入力／並列出力レジスタに供給する よう前記命令を受け取ることに対応して、前記クロック信号を供給するものであ り、 前記第四の直列入力／並列出力レジスタにクロック信号を供給する手段は、チッ プ選択ビットが前記第一のクロックビットラッチ中に保存され、そして同時に前 記デコーダがクロック信号を前記第四の直列入力／並列出力レジスタにクロック 信号を供給するよう前記命令を受け取ることに対応して、前記クロック信号を供 給するものである、バッファ集積回路。
11. （１１）請求項２記載のバッファ集積回路において、前記第一の複数の三状態ド ライバの制御ビット入力端子へデータ信号ビットを与える前記手段が、各Ｎ個の 並列ビット位をその中に有する、前記バッファ集積回路のための第一、第二およ び第三のデータ入力ポートと、第三の直列入力／並列出力レジスタであって、そ のレジスタの選択的クロックの間一度に１ビットずつ他のビットの間に分数され た三重モジュラー冗長度トークンビットを受け取るために、前記テスト入力端子 から接続された直列入力ポートと、第一、第二および第三のビット位をもつ並列 出力ポートとを有する、直列入力／並列出力レジスタと、 前記第三の直列入力／並列出力レジスタの出力ポートの第一のビット位に出現す る前記三重モジュラー冗長度トークンビットに応じて、第一の入力可能化信号を 発生する手段と、 前記第三の直列入力／並列出力レジスタの出力ポートの第二のビット位に出現す る前記三重モジュラー冗長度トークンビットに応じて、第二の入力可能化信号を 発生する手段と、 前記第三の直列入力／並列出力レジスタの出力ポートの第三のビット位に出現す る前記三重モジュラー冗長度トークンビットに応じて、第三の入力可能化信号を 発生する手段と、 ビットスライス基本で、過半数論理により動作するタイプの投票回路であって、 第一、第二よび第三の入力ポートならびに一つの出力ポートを有し、それらの各 ポートはＮ個の各ビット位をその中に有し、前記出力ポートのＮ個の各ビット位 は前記第一の複数の三状態ドライバに対して制御信号ビットの対応するものを供 給する、投票回路と、 前記第一のデータ入力ポートの各ビット位から前記投票回路の第一入力ポートの 各ビット位に選択的に接続するための各スイッチ手段であって、このスイッチ手 段が受け取る各制御ビットによって前記選択的接続が決定されるようになってい る、各第一のスイッチ手段と、 直列入力／並列出力レジスタであって、該レジスタの選択的クロックの間一度に １ビットずつテストベクトルを受け取るための、前記テスト入力端子から接続さ れた直列入力ポートと、そして各ビット位が前記投票回路の第一入力ポートの各 ビット位に対応している並列出力ポートを有する、第四の直列入力／並列出力レ ジスタと、 前記第四の直列入力／並列出力レジスタの出力ポートの対応するビット位から前 記投票回路の第一入力ポートの各ビット位に選択的に接続するための各スイッチ 手段であって、このスイッチ手段が受け取る各制御ビットによって前記選択的接 続が決定されるようになっている、各第二スイッチ手段と、前記第二のデータ入 力ポートの各ビット位から前記投票回路の第二入力ポートの各ビット位に選択的 に接続するための各スイッチ手段であって、このスイッチ手段の各々が受け取る 各制御ビットによって前記選択的接続が決定されるようになっている、各第三の スイッチ手段と、直列入力／並列出力レジスタであって、該レジスタの選択的ク ロックの間一度に１ビットずつテストベクトルを受け取るため、前記テスト入力 端子から接続された直列入力ポートと、そして各ビット位が前記投票回路の第二 入力ポートの各ビット位に対応している並列出力ポートを有する、第五の直列入 力／並列出力レジスタと、 前記第五の直列入力／並列出力レジスタの出力ポートの対応するビット位から前 記投票回路の第二の入力ポートの各ビット位に選択的に接続するための各スイッ チ手段であって、このスイッチ手段が受け取る各制御ビットによって前記の選択 的接続が決定されるようになっている、各第四のスイッチ手段と、前記第三のデ ータ入力ポートの各ビット位から前記投票回路の第三の入力ポートの各ビット位 に選択的に接続するための各スイッチ手段であって、このスイッチ手段の各々が 受け取る各制御ビットによって前記の選択的接続が決定されるようになっている 、各第五のスイッチ手段と、直列入力／並列出力レジスタであって、該レジスタ の選択的クロックの間一度に１ビットずつテストベクトルを受け取るため、前記 テスト入力端子から接続された直列入力ポートと、そして各ビット位が前記投票 回路の第三の入力ポートの各ビット位に対応している並列出力ポートを有する、 第六の直列入力／並列出力レジスタと、 前記第六の直列入力／並列出力レジスタの出力ポートの対応するビット位から前 記投票回路の第三の入力ポートの各ビット位に選択的に接続するための各スイッ チ手段であって、このスイッチ手段が受け取る各制御ビットによって前記の選択 的接続が決定されるようになっている、各第六のスイッチ手段とから成ることを 特徴とする、 バッファ集積回路。
12. （１２）請求項１１記載のバッファ集積回路であって、第七の直列入力／並列出 力レジスタと、各第一スイッチ制御手段と、第八の直列入力／並列出力レジスタ と、各第二スイッチ制御手段と、第九の直列入力／並列出力レジスタと、各第三 スイッチ制御手段と、第十の直列入力／並列出力レジスタと、各第四スイッチ制 御手段と、第十一の直列入力／並列出力レジスタと、各第五スイッチ制御手段と 、第十二の直列入力／並列出力レジスタと、各第六スイッチ制御手段と、クロッ ク信号供給手段とを含み、前記第七の直列入力／並列出力レジスタは、該レジス タの選択的クロックの間一度に１ビットずつ前記第一のスイッチ手段に対する制 御ビットを受け取るため、前記テスト入力端子から接続された直列入力ポートと 、そして各ビット位が前記第一のスイッチ手段の各々に対応している並列出力ポ ートを有し、前記各第一スイッチ制御手段は前記第一のスイッチ手段の各々に対 応しており、前記テスト可能化端子が前記テスト可能化ビットを受け取らないか 、または前記第七の直列入力／並列出力レジスタの対応するビット位が第二ので はなく第一の論理状態にあることに対応して、前記第一のスイッチ手段を選択的 に接続させるように、このスイッチ手段の各々に各制御ビットを与えるものであ り、前記第八の直列入力／並列出力レジスタは該レジスタの選択的クロックの間 一度に１ビットずつ前記第二のスイッチ手段に対する制御ビットを受け取るため の、前記テスト入力端子から接続された直列入力ポートと、そして各ビット位が 前記第二のスイッチ手段の各々に対応している並列出力ポートを有し、前記各第 二スイッチ制御手段は前記第二のスイッチ手段の各々に対応しており、前記テス ト可能化端子が前記テスト可能化ビットを受け取ると同時に前記第八の直列入力 ／並列出力レジスタの対応するビット位が第二のではなく第一の論理状態にある ことに対応して、前記第二のスイッチ手段を選択的に接続させるように、このス イッチ手段の各々に各制御ビットを与えるものであり、前記第九の直列入力／並 列出力レジスタは、該レジスタの選択的クロックの間一度に１ビットずつ前記第 三のスイッチ手段に対する制御ビットを受け取るため、前記テスト入力端子から 接続された直列入力ポートと、そして各ビット位が前記第三のスイッチ手段の各 々に対応している並列出力ポートを有し、前記各第三スイッチ制御手段は前記第 三のスイッチ手段の各々に対応しており、前記テスト可能化端子が前記テスト可 能化ビットを受け取らないか、または前記第九の直列入力／並列出力レジスタの 対応するビット位が第二のではなく第一の論理状態にあることに対応して、前記 第三のスイッチ手段を選択的に接続させるように、このスイッチ手段の各々に各 制御ビットを与えるものであり、前記第十の直列入力／並列出力レジスタは、該 レジスタの選択的クロックの間一度に１ビットずつ前記第四のスイッチ手段に対 する制御ビットを受け取るために前記テスト入力端子から接続された直列入力ポ ートと、そして各ビット位が前記第四のスイッチ手段の各々に対応している並列 出力ポートを有し、前記各第四スイッチ制御手段は前記第四のスイッチ手段の各 々に対応しており、前記テスト可能化端子が前記テスト可能化ビットを受け取る と同時に前記第十の直列入力／並列出力レジスタの対応するビット位が第二ので はなく第一の論理状態にあることに対応して、前記第四のスイッチ手段を選択的 に接続させるように、このスイッチ手段の各々に各制御ビットを与えるものであ り、前記第十一の直列入力／並列出力レジスタは、該レジスタの選択的クロック の間一度に１ビットずつ前記第五のスイッチ手段に対する制御ビットを受け取る ために前記テスト入力端子から接続された直列入力ポートと、そして各ビット位 が前記第五のスイッチ手段の各々に対応している並列出力ポートを有し、前記各 第五スイッチ制御手段は前記第五のスイッチ手段の各々に対応しており、前記テ スト可能化端子が前記テスト可能化ビットを受け取らないか、または前記第十一 の直列入力／並列出力レジスタの対応するビット位が第二のではなく第一の論理 状態にあることに対応して、前記第五のスイッチ手段を選択的に接続させるよう に、このスイッチ手段の各々に各制御ビットを与えるものであり、前記第十二の 直列入力／並列出力レジスタは、該レジスタの選択的クロックの間一度に１ビッ トずつ前記第六のスイッチ手段に対する制御ビットを受け取るために前記テスト 入力端子から接続された直列入力ポートと、そして各ビット位が前記第六のスイ ッチ手段の各々に対応している並列出力ポートを有し、前記各第六スイッチ制御 手段は前記第六のスイッチ手段の各々に対応しており、前記テスト可能化端子が 前記テスト可能化ビットを受け取ると同時に前記第十二の直列入力／並列出力レ ジスタの対応するビット位が第二のではなく第一の論理状態にあることに対応し て、前記第六のスイッチ手段を選択的に接続させるように、このスイッチ手段の 各々に各制御ビットを与えるものであり、前記クロック信号供給手段は、それぞ れの命令に対応してクロック信号を前記第一及び第二のクロックビットラッチ、 前記第一の直列入力／並列出力レジスタ、前記第二の直列入力／並列出力レジス タ、前記第三の直列入力／並列出力レジスタ、場合により前記第四および第五お よび第六の直列入力／並列出力レジスタのそれぞれに、場合により前記第七およ び第九および第十一の直列入力／並列出力レジスタのそれぞれに、場合により前 記第八および第十および第十二の直列入力／並列出力レジスタのそれぞれに、供 給するか、又はどれにも供給しないものである、バッファ集積回路。
13. （１３）請求項１２に記載のバッファ集積回路において、それぞれの命令に応答 してクロック信号を供給する手段が、その中に、デコーダと、クロック信号発生 手段と、前記第一及び第二のクロックビットラッチにクロック信号を供給する手 段と、前記第一の直列入力／並列出力レジスタにクロック信号を供給する手段と 、前記第二の直列入力／並列出力レジスタにクロック信号を供給する手段と、前 記第三の直列入力／並列出力レジスタにクロック信号を供給する手段と、前記第 四の直列入力／並列出力レジスタにクロック信号を供給する手段と、前記第五の 直列入力／並列出力レジスタにクロック信号を供給する手段と、前記第六の直列 入力／並列出力レジスタにクロック信号を供給する手段と、前記第七の直列入力 ／並列出力レジスタにクロック信号を供給する手段と、前記第八の直列入力／並 列出力レジスタにクロック信号を供給する手段と、前記第九の直列入力／並列出 力レジスタにクロック信号を供給する手段と、前記第十の直列入力／並列出力レ ジスタにクロック信号を供給する手段と、前記第十一の直列入力／並列出力レジ スタにクロック信号を供給する手段を具え、前記デコーダは前記命令のどれが一 組の指示ラインを介して供給されるかを決定するためのものであり、 前記の前記第一及び第二のクロックビットラッチにクロック信号を供給する手段 は前記デコーダが前記第一及び第二のクロックビットラッチにクロック信号を供 給するよう前記命令を受け取ることに対応して前記クロック信号を供給するもの であり、 前記第一の直列入力／並列出力レジスタにクロック信号を供給する手段は、テス ト出力可能化ビットが前記第二のクロックビットラッチ中に保存され、そして同 時に前記デコーダがクロック信号を前記第一の直列入力／並列出力レジスタに供 給するよう前記命令を受け取ることに対応して、前記クロック信号を供給するも のであり、 前記第二の直列入力／並列出力レジスタにクロック信号を供給する手段は、チッ プ選択ビットが前記第一のクロックビットラッチ中に保存され、そして同時に前 記デコーダがクロック信号を前記第二の直列入力／並列出力レジスタに供給する よう前記命令を受け取ることに対応して、前記クロック信号を供給するものであ り、 前記第三の直列入力／並列出力レジスタにクロック信号を供給する手段は、チッ プ選択ビットが前記第一のクロックビットラッチ中に保存され、そして同時に前 記デコーダがクロック信号を前記第三の直列入力／並列出力レジスタに供給する よう前記命令を受け取ることに対応して、前記クロック信号を供給するものであ り、 前記第四の直列入力／並列出力レジスタにクロック信号を供給する手段は、前記 第一の入力可能化信号が発生し、チップ選択ビットが前記第一のクロックビット ラッチ中に保存され、そして前記デコーダがクロック信号を場合により前記第四 、第五および第六の直列入力／並列出力レジスタのそれぞれに供給するよう前記 命令を受け取ることの同時出現に対応して、前記クコック信号を供給するもので あり、 前記第五の直列入力／並列出力レジスタにクロック信号を供給する手段は、前記 第二の入力可能化信号が発生し、チップ選択ビットが前記第一のクロックビット ラッチ中に保存され、そして前記デコーダが前記第四、第五および第六の直列入 力／並列出力レジスタヘの命令を受け取ることの同時出現に対応して、前記クロ ック信号を供給するものであり、前記第六の直列入力／並列出力レジスタにクロ ック信号を供給する手段は、前記第三の入力可能化信号が発生し、チップ選択ビ ットが前記第一のクロックビットラッチ中に保存され、そして前記デコーダがク ロック信号を場合により前記第四、第五および第六の直列入力／並列出力レジス タのそれぞれに供給するよう前記命令を受け取ることの同時出現に対応して、前 記クロック信号を供給するものであり、前記第七の直列入力／並列出力レジスタ にクロック信号を供給する手段は、前記第一の入力可能化信号が発生し、チップ 選択ビットが前記第一のクロックビットラッチ中に保存され、そして前記デコー ダが同時に、クロック信号を場合により前記第七、第九および第十一の直列入力 ／並列出力レジスタのそれぞれに供給するよう前記命令を受け取ることの、同時 出現に対応して、前記クロック信号を供給するものであり、 前記第八の直列入力／並列出力レジスタにクロック信号を供給する手段は、前記 第一の入力可能化信号が発生し、チップ選択ビットが前記第一のクロックビット ラッチ中に保存され、そして前記デコーダが同時に、クロック信号を場合により 前記第八、第十および第十二の直列入力／並列出力レジスタのそれぞれに供給す るよう前記命令を受け取ることの、同時出現に対応して、前記クロック信号を供 給するものであり、 前記第九の直列入力／並列出力レジスタにクロック信号を供給する手段は、前記 第二の入力可能化信号が発生し、チップ選択ビットが前記第一のクロックビット ラッチ中に保存され、そして前記デコーダが同時に、クロック信号を場合により 前記第七、第九および第十の直列入力／並列出力レジスタのそれぞれに供給する よう前記命令を受け取ることの、同時出現に対応して、前記クロック信号を供給 するものであり、 前記第十の直列入力／並列出力レジスタにクロック信号を供給する手段は、前記 第二の入力可能化信号が発生し、チップ選択ビットが前記第一のクロックビット ラッチ中に保存され、そして前記デコーダがクロック信号を場合により前記第八 、第十および第十二の直列入力／並列出力レジスタのそれぞれに供給するよう前 記命令を受け取ることの同時出現に対応して、前記クロック信号を供給するもの であり、 前記第十一の直列入力／並列出力レジスタにクロック信号を供給する手段は、前 記第三の入力可能化信号が発生し、チップ選択ビットが前記第一のクロックビッ トラッチ中に保存され、そして前記デコーダがクロック信号を場合により前記第 七、第九および第十一の直列入力／並列出力レジスタのそれぞれに供給するよう 前記命令を受け取ることの同時出現に対応して、前記クロック信号を供給するも のであり、 前記第十二の直列入力／並列出力レジスタにクロック信号を供給する手段は、前 記第三の入力可能化信号が発生し、チップ選択ビットが前記第一のクロックビッ トラッチ中に保存され、そして前記デコーダがクロック信号を場合により前記第 八および第十および第十二の直列入力／並列出力レジスタのそれぞれに供給する よう前記命令を受け取ることの同時出現に対応して、前記クロック信号を供給す るものである、バッファ集積回路。
14. （１４）請求項１１記載のバッファ集積回路であって、第七の直列入力／並列出 力レジスタ、各第一スイッチ制御手段、各第二スイッチ制御手段、第八の直列入 力／並列出力レジスタ、各第三スイッチ制御手段、各第四スイッチ制御手段、第 九の直列入力／並列出力レジスタ、各第五スイッチ制御手段、各第六スイッチ制 御手段、およびクロック信号供給手段を具え、前記第七の直列入力／並列出力レ ジスタは、該レジスタの選択的クロックの間一度に１ビットずつ前記第一および 前記第二のスイッチ手段に対する制御ビットを受け取るための、前記テスト入力 端子から接続された直列入力ポートと、そして各ビット位が前記第一および前記 第二のスイッチ手段の各々に対応している並列出力ポートを有し、 前記各第一スイッチ制御手段は前記第一のスイッチ手段の各々に対応しており、 前記テスト可能化端子が前記テスト可能化ビットを受け取らないか、または前記 第七の直列入力／並列出力レジスタ出力ポートの対応するビット位が第二のでは なく第一の状態にあることに対応して、前記第一のスイッチ手段を選択的に接続 させるように、このスイッチ手段の各々に各制御ビットを与えるものであり、前 記各第二スイッチ制御手段は前記第二のスイッチ手段の各々に対応しており、前 記テスト可能化端子が前記テスト可能化ビットを受け取ると同時に前記第七の直 列入力／並列出力レジスタの対応するビット位が第二のではなく第一の状態にあ ることに対応して、前記第二のスイッチ手段を選択的に接続させるように、この スイッチ手段の各々に各制御ビットを与えるものであり、前記第八の直列入力／ 並列出力レジスタは、該レジスタの選択的クロックの間一度に１ビットずつ前記 第三および第四のスイッチ手段のそれぞれに対する制御ビットを受け取るための 、前記テスト入力端子から接続された直列入力ポートと、そして各ビット位が前 記第三および第四のスイッチ手段の各々に対応している並列出力ポートを有し、 前記各第三スイッチ制御手段は前記第三のスイッチ手段の各々に対応しており、 前記テスト可能化端子が前記テスト可能化ビットを受け取らないか、または前記 第八の直列入力／並列出力レジスタの対応するビット位が第二のではなく第一の 状態にあることに対応して、前記第三のスイッチ手段を選択的に接続させるよう に、このスイッチ手段の各々に各制御ビットを与えるものであり、前記各第四ス イッチ制御手段は前記第四のスイッチ手段の各々に対応しており、前記テスト可 能化端子が前記テスト可能化ビットを受け取ると同時に前記第八の直列入力／並 列出力レジスタの対応するビット位が第二のではなく第一の状態にあることに対 応して、前記第四のスイッチ手段を選択的に接続させるように、このスイッチ手 段の各々に各制御ビットを与えるものであり、前記第九の直列入力／並列出力レ ジスタは、該レジスタの選択的クロックの間一度に１ビットずつ前記第五および 第六のスイッチ手段のそれぞれに対する制御ビットを受け取るための、前記テス ト入力端子から接続された直列入力ポートと、そして各ビット位が前記第五およ び第六のスイッチ手段の各々に対応している並列出力ポートを存し、 前記各第五スイッチ制御手段は前記第五のスイッチ手段の各々に対応しており、 前記テスト可能化端子が前記テスト可能化ビットを受け取らないか、または前記 第九の直列入力／並列出力レジスタの対応するビット位が第二のではなく第一の 状態にあることに対応して、前記第五のスイッチ手段を選択的に接続させるよう に、このスイッチ手段の各々に各制御ビットを与えるものであり、前記各第六ス イッチ制御手段は前記第六のスイッチ手段の各々に対応しており、前記テスト可 能化端子が前記テスト可能化ビットを受け取ると同時に前記第九の直列入力／並 列出力レジスタの対応するビット位が第二のではなく第一の状態にあることに対 応して、前記第六のスイッチ手段を選択的に接続させるように、このスイッチ手 段の各々に各制御ビットを与えるものであり、前記クロック信号供給手段は、そ れぞれの命令に対応してクロック信号を前記第一及び第二のクロックビットラッ チ、前記第一の直列入力／並列出力レジスタ、前記第二の直列入力／並列出力レ ジスタ、前記第三の直列入力／並列出力レジスタ、場合により前記第四および第 五および第六の直列入力／並列出力レジスタのそれぞれに、場合により前記第七 および第八および第九の直列入力／並列出力レジスタのそれぞれに、供給するか 、又はどれにも供給しないものである、バッファ集積回路。
15. （１５）請求項１４に記載のバッファ集積回路において、それぞれの命令に応答 してクロック信号を供給する手段がその中に、デコーダと、クロック信号発生手 段と、前記第一及び第二のクロックビットラッチにクロック信号を供給する手段 と、前記第一の直列入力／並列出力レジスタにクロック信号を供給する手段と、 前記第二の直列入力／並列出力レジスタにクロック信号を供給する手段と、前記 第三の直列入力／並列出力レジスタにクロック信号を供給する手段と、前記第四 の直列入力／並列出力レジスタにクロック信号を供給する手段と、前記第五の直 列入力／並列出力レジスタにクロック信号を供給する手段、前記第六の直列入力 ／並列出力レジスタにクロック信号を供給する手段と、前記第七の直列入力／並 列出力レジスタにクロック信号を供給する手段と、前記第八の直列入力／並列出 力レジスタにクロック信号を供給する手段と、前記第九の直列入力／並列出力レ ジスタにクロック信号を供給する手段を具え、前記デコーダは前記命令のどれが 一組の指示ラインを介して供給されるかを決定するためのものであり、 前記の前記第一及び第二のクロックビットラッチにクロック信号を供給する手段 は、前記デコーダが前記第一及び第二のクロックビットラッチにクロック信号を 供給するよう前記命令を受け取ることに対応して前記クロック信号を供給するも のであり、 前記第一の直列入力／並列出力レジスタにクロック信号を供給する手段は、テス ト出力可能化ビットが前記第二のクロックビットラッチ中に保存され、そして同 時に前記デコーダがクロック信号を前記第一の直列入力／並列出力レジスタに供 給するよう前記命令を受け取ることに対応して、前記クロック信号を供給するも のであり、 前記第二の直列入力／並列出力レジスタにクロック信号を供給する手段は、チッ プ選択ビットが前記第一のクロックビットラッチ中に保存され、そして同時に前 記デコーダがクロック信号を前記第二の直列入力／並列出力レジスタに供給する よう前記命令を受け取ることに対応して、前記クロック信号を供給するものであ り、 前記第三の直列入力／並列出力レジスタにクロック信号を供給する手段は、チッ プ選択ビットが前記第一のクロックビットラッチ中に保存され、そして同時に前 記デコーダがクロック信号を前記第三の直列入力／並列出力レジスタに供給する よう前記命令を受け取ることに対応して、前記クロック信号を供給するものであ り、 前記第四の直列入力／並列出力レジスタにクロック信号を供給する手段は、前記 第一の入力可能化信号が発生し、チップ選択ビットが前記第一のクロックビット ラッチ中に保存され、そして前記デコーダがクロック信号を場合により前記第四 、第五及び第六の直列入力／並列出力レジスタのそれぞれに供給するよう前記命 令を受け取ることの同時出現に対応して、前記クロック信号を供給するものであ り、 前記第五の直列入力／並列出力レジスタにクロック信号を供給する手段は、前記 第二の入力可能化信号が発生し、チップ選択ビットが前記第一のクロックビット ラッチ中に保存され、そして前記デコーダがクロック信号を場合により前記第四 、第五及び第六の直列入力／並列出力レジスタのそれぞれに供給するよう前記命 令を受け取ることの同時出現に対応して、前記クロック信号を供給するものであ り、 前記第六の直列入力／並列出力レジスタにクロック信号を供給する手段は、前記 第三の入力可能化信号が発生し、チップ選択ビットが前記第一のクロックビット ラッチ中に保存され、そして前記デコーダがクロック信号を場合により前記第四 、第五及び第六の直列入力／並列出力レジスタのそれぞれに供給するよう前記命 令を受け取ることの同時出現に対応して、前記クロック信号を供給するものであ り、 前記第七の直列入力／並列出力レジスタにクロック信号を供給する手段は、前記 第一の入力可能化信号が発生し、チップ選択ビットが前記第一のクロックビット ラッチ中に保存され、そして前記デコーダが同時に、クロック信号を場合により 前記第七、第八および第九の直列入力／並列出力レジスタのそれぞれに供給する よう前記命令を受け取ることの、同時出現に対応して、前記クロック信号を供給 するものであり、 前記第八の直列入力／並列出力レジスタにクロック信号を供給する手段は、前記 第二の入力可能化信号が発生し、チップ選択ビットが前記第一のクロックビット ラッチ中に保存され、そして前記デコーダが同時に、クロック信号を場合により 前記第七、第八および第九の直列入力／並列出力レジスタのそれぞれに供給する よう前記命令を受け取ることの、同時出現に対応して、前記クロック信号を供給 するものであり、 前記第九の直列入力／並列出力レジスタにクロック信号を供給する手段は、前記 第三の入力可能化信号が発生し、チップ選択ビットが前記第一のクロックビット ラッチ中に保存され、そして前記デコーダが同時に、クロック信号を場合により 前記第七、第八および第九の直列入力／並列出力レジスタのそれぞれに供給する よう前記命令を受け取ることの、同時出現に対応して、前記クロック信号を供給 するものである、バッファ奥秘回路。
16. （１６）請求項１記載のバッファ集積回路であって、Ｎ個のビット位をその中に それぞれ有する、前記バッファ集積回路のための第一、第二、第三および第四の データ入力ポートと、テスト可能化ビットをそれを通して受け取るためのテスト 可能化端子と、三重モジュラー冗長度可能化ビットをそれを通して受け取るため の三重モジュラー冗長度可能化端子と、 テスト入力端子と、 チップ選択入力端子と、 チップ選択出力端子を具え、 投票回路を具え、この投票回路は、ビットスライス基本で過半数論理により動作 するタイプの投票回路であって、第一、第二よび第三の入力ポートならびに一つ の出力ポートを有し、それらの各ポートはＮ個の各ビット位をその中に有し、前 記出力ポートのＮ個の各ビット位は前記第一の複数の三状態ドライバに対して制 御信号ビットの対応するものを供給し、前記チップ選択入力端子と前記チップ選 択出力端子との間にカスケード接続された第一、第二、第三および第四のクロッ クビットラッチを具え、これらの第一、第二、第三および第四のクロックビット ラッチは、前記第一および第二のクロックビットラッチの選択的クロックの期間 に前記チップ選択入力端子を通して受け取ってもよい、第一入力データポート選 択ビット、第二入力データポート選択ビット、第三入力データポート選択ビット およびチップテスト出力可能化ビットをそれぞれ保存するためのものであり、前 記三重モジュラー冗長度可能化ビットが現に存在しないのに応じて、第一の入力 可能化信号を発生する手段と、 前記第一入力データポート選択ビットが現に存在するのに応じて、第一の入力可 能化信号を発生する手段と、 前記第二入力データポート選択ビットと前記三重モジュラー冗長度可能化ビット が同時に存在するのに応じて、第二の入力可能化信号を発生する手段と、前記第 三入力データポート選択ビットと前記三重モジュラー冗長度可能化ビットが同時 に存在するのに応じて、第三の入力可能化信号を発生する手段と、単一ヒットチ ップ選択信号を発生するように、前記第一、第二および第三の入力データポート 選択ビットのＯＲを取る手段と、前記マルチプレクサ手段に含まれるＮ個の第二 の複数の三状態ドライバを具え、この複数の三状態ドライバのそれぞれは、前記 第一の複数の前記三状態ドライバのそれぞれのデータビット出力端子に接続され ている各データビット入力端子と、それぞれの制御ビット入力端子と、それぞれ のデータビット出力端子とを有しており、 前記マルチプレクサ手段に含まれる他の三状態ドライバを具え、この三状態ドラ イバは、前記第二の複数の前記三状態ドライバのデータビット出力端子とそれぞ れ接続されている各データビット入力端子と、制御ビット入力端子と、前記テス ト出力端子に接続されたデータビット出力端子とを有しており、前記チップテス ト出力可能化ビットが前記第四のクロックビットラッチに保存されかつテスト可 能化ビットが前記テスト可能化端子において受け取られるのに応じて、各制御ビ ットを前記他の三状態ドライバの制御ビット入力端子に与える手段を具え、この 制御ビットは前記他の三状態ドライバのデータビット出力端子を、それのデータ ビット入力端子からの比較的低いインピーダンスの駆動を与えるような状態にす る形式のものであり、このインピーダンスはそのタイプの制御ビットが前記他の 三状態ドライバの制御ビット入力端子に与えられない状態に比べて低くなってお り、 前記マルチプレクサ手段に含まれる第一の直列入力／並列出力レジスタをそなえ 、この第一の直列入力／並列出力レジスタは、該レジスタの選択的クロックの間 一度に１ビットずつテスト出力信号を受け取るための、前記テスト入力端子から 接続された直列入力ポートと、そして各ビット位が前記第二の複数の三状態ドラ イバの各制御ビット入力端子に接続されている並列出力ポートを有しており、前 記第一の複数の三状態ドライバの制御ビット入力端子に出力可能化ビットを与え るための前記手段に含まれる第二の直列入力／並列出力レジスタをそなえ、この レジスタは、該レジスタの選択的クロックの間一度に１ビットずつ出力可能化信 号を受け取るための、前記テスト入力端子から接続された直列入力ポートと、そ して各ビット位が前記第一の複数の三状態ドライバの各制御ビット入力端子に対 応している並列出力ポートを有しており、前記テスト可能化端子にテスト可能化 ビットが受け取られないこと、または前記第二の直列入力／並列出力レジスタの ビット位の出力可能化ビットが、対応する前記三状態ドライバの制御ビット入力 端子に対応しているのに応じて、この対応する前記三状態ドライバの制御ビット 端子に制御ビットを与えるための、前記第一の複数の三状態ドライバの各々に対 応する各手段を有し、この制御ビットは前記対応する三状態ドライバのデータ出 力端子を、それのデータビット出力端子からの比較的低いインピーダンスの駆動 を与えるような状態にする形式のものであり、このインピーダンスはそのタイプ の制御ビットが対応する前記三状態ドライバの制御ビット端子に与えられない状 態に比べて低くなっており、各第一のスイッチ手段を具え、この各スイッチ手段 は、前記第一のデータ入力ポートの各ビット位から前記投票回路の第一入力ポー トの各ビット位に選択的に接続するための各スイッチ手段であって、このスイッ チ手段が受け取る各制御ビットによってこの選択的接続が決定されるようになっ ており、第三の直列入力／並列出力レジスタを具え、このレジスタは、該レジス タの選択的クロックの間一度に１ビットずつテストベクトルを受け取るための、 前記テスト入力端子から接続された直列入力ポートと、そして各ビット位が前記 投票回路の第一入力ポートの各ビット位に対応している並列出力ポートを有し、 各第二のスイッチ手段を具え、この各スイッチ手段は、前記第三の直列入力／並 列出力レジスタの出力ポートの対応するビット位から前記投票回路の第一入力ポ ートの各ビット位に選択的に接続するための各スイッチ手段であって、この各ス イッチ手段が受け取る各制御ビットによって前記の選択的接続が決定されるよう になっており、 各第三のスイッチ手段を具え、この各スイッチ手段は、前記第二のデータ入力ポ ートの各ビット位から前記投票回路の第二入力ポートの各ビット位に選択的に接 続するための各スイッチ手段であって、このスイッチ手段の各々が受け取る各制 御ビットによって前記の選択的接続が決定されるようになっており、第四の直列 入力／並列出力レジスタを具え、このレジスタは、該レジスタの選択的クロック の間一度に１ビットずつテストベクトルを受け取るための、前記テスト入力端子 から接続された直列入力ボートと、そして各ビット位が前記投票回路の第二の入 力ポートの各ビット位に対応している並列出力ポートを有し、各第四のスイッチ 手段を具え、この各スイッチ手段は、前記投票回路の第二の入力ポートの各ビッ ト位へ前記第四の直列入力／並列出力レジスタの出力ポートの対応するビット位 から選択的に接続するための各スイッチ手段であって、このスイッチ手段が受け 取る各制御ビットによって前記の選択的接続が決定されるようになっており、 各第五のスイッチ手段を具え、このスイッチ手段は、前記第三のデータ入力ポー トの各ビット位から前記投票回路の第三の入力ポートの各ビット位に選択的に接 続するための各スイッチ手段であって、このスイッチ手段の各々が受け取る各制 御ビットによって前記の選択的接続が決定されるようになっており、第五の直列 入力／並列出力レジスタを具え、このレジスタは、該レジスタの選択的クロック の間一度に１ビットずつテストベクトルを受け取るための、前記テスト入力端子 から接続された直列入力ポートと、そして各ビット位が前記投票回路の第三の入 力ポートの各ビット位に対応している並列出力ポートを有し、各第六のスイッチ 手段を具え、このスイッチ手段は、前記投票回路の第三の入力ポートの各ビット 位へ前記第五の直列入力／並列出力レジスタの出力ポートの対応するビット位か ら選択的に接続するための各スイッチ手段であって、このスイッチ手段が受け取 る各制御ビットによって前記の選択的接続が決定されるようになっている、バッ ファ集積回路。
17. （１７）請求項１６記載のバッファ集積回路において、前記第一、第二、第三お よび第四のクロックビットラッチが、それらの順序番号通りの順序に、前記チッ プ選択入力端子と前記チップ選択出力端子の間にカスケード接続されている、バ ッファ集積回路。
18. （１８）請求項１６記載のバッファ集積回路であって、第六の直列入力／並列出 力レジスタと、各第一スイッチ制御手段と、第七の直列入力／並列出力レジスタ と、各第二スイッチ制御手段と、第八の直列入力／並列出力レジスタと、各第三 スイッチ制御手段と、第九の直列入力／並列出力レジスタと、各第四スイッチ制 御手段と、第十の直列入力／並列出力レジスタと、各第五スイッチ制御手段と、 第十一の直列入力／並列出力レジスタと、各第六スイッチ制御手段と、クロック 信号供給手段とを含み、前記第六の直列入力／並列出力レジスタは、該レジスタ の選択的クロックの間一度に１ビットずつ前記第一のスイッチ手段に対する制御 ビットを受け取るための、前記テスト入力端子から接続された直列入力ポートと 、そして各ビット位が前記第一のスイッチ手段の各々に対応している並列出力ポ ートを有し、前記各第一スイッチ制御手段は前記第一のスイッチ手段の各々に対 応しており、前記テスト可能化端子が前記テスト可能化ビットを受け取らないか 、または前記第六の直列入力／並列出力レジスタの出力ポートの対応するビット 位が第二のではなく第一の論理状態にあることに対応して、前記第一のスイッチ 手段を選択的に接続させるように、このスイッチ手段の各々に各制御ビットを与 えるものであり、 前記第七の直列入力／並列出力レジスタは、該レジスタの選択的クロックの間一 度に１ビットずつ、前記第二のスイッチ手段に対する制御ビットを受け取るため の、前記テスト入力端子から接続された直列入力ポートと、そして各ビット位が 前記第二のスイッチ手段の各々に対応している並列出力ポートを有し、前記各第 二スイッチ制御手段は、前記第二のスイッチ手段の各々に対応しており、前記テ スト可能化端子が前記テスト可能化ビットを受け取ると同時に前記第七の直列入 力／並列出力レジスタの対応するビット位が第二のではなく第一の論理状態にあ ることに対応して、前記第二のスイッチ手段を選択的に接続させるように、この スイッチ手段の各々に各制御ビットを与えるものであり、前記第八の直列入力／ 並列出力レジスタは、該レジスタの選択的クロックの間一度に１ビットずつ前記 第三のスイッチ手段に対する制御ビットを受け取るための、前記テスト入力端子 から接続された直列入力ポートと、そして各ビット位が前記第三のスイッチ手段 の各々に対応している並列出力ポートを有し、前記各第三スイッチ制御手段は前 記第三のスイッチ手段の各々に対応しており、前記テスト可能化端子が前記テス ト可能化ビットを受け取らないか、または前記第八の直列入力／並列出力レジス タの対応するビット位が第二のではなく第一の論理状態にあることに対応して、 前記第三のスイッチ手段を選択的に接続させるように、このスイッチ手段の各々 に各制御ビットを与えるものてあり、前記第九の直列入力／並列出力レジスタは 、該レジスタの選択的クロックの間一度に１ビットずつ前記第四のスイッチ手段 に対する制御ビットを受け取るために前記テスト入力端子から接続された直列入 力ポートと、そして各ビット位が前記第四のスイッチ手段の各々に対応している 並列出力ポートを有し、前記各第四スイッチ制御手段は前記第四のスイッチ手段 の各々に対応しており、前記テスト可能化端子が前記テスト可能化ビットを受け 取ると同時に前記第九の直列入力／並列出力レジスタの対応するビット位が第二 のではなく第一の論理状態にあることに対応して、前記第四のスイッチ手段を選 択的に接続させるように、このスイッチ手段の各々に各制御ビットを与えるもの であり、前記第十の直列入力／並列出力レジスタは、該レジスタの選択的クロッ クの間一度に１ビットずつ前記第五のスイッチ手段に対する制御ビットを受け取 るために前記テスト入力端子から接続された直列入力ポートと、そして各ビット 位が前記第五のスイッチ手段の各々に対応している並列出力ポートを有し、前記 各第五スイッチ制御手段は前記第五のスイッチ手段の各々に対応しており、前記 テスト可能化端子が前記テスト可能化ビットを受け取らないか、または前記第十 の直列入力／並列出力レジスタの対応するビット位が第二のではなく第一の論理 状態にあることに対応して、前記第五のスイッチ手段を選択的に接続させるよう に、このスイッチ手段の各々に各制御ビットを与えるものであり、前記第十一の 直列入力／並列出力レジスタは、該レジスタの選択的クロックの間一度に１ビッ トずつ前記第六のスイッチ手段に対する制御ビットを受け取るために前記テスト 入力端子から接続された直列入力ポートと、そして各ビット位が前記第六のスイ ッチ手段の各々に対応している並列出力ポートを有し、前記各第六スイッチ制御 手段は前記第六のスイッチ手段の各々に対応しており、前記テスト可能化端子が 前記テスト可能化ビットを受け取ると同時に前記第十一の直列入力／並列出力レ ジスタの対応するビット位が第二のではなく第一の論理状態にあることに対応し て、前記第六のスイッチ手段を選択的に接続させるように、このスイッチ手段の 各々に各制御ビットを与えるものであり、前記クロック信号供給手段は、それぞ れの命令に対応してクロック信号を前記第一及び第二及び第三及び第四のクロッ クビットラッチ、前記第一の直列入力／並列出力レジスタ、前記第二の直列入力 ／並列出力レジスタ、場合により前記第三および第四および第五の直列入力／並 列出力レジスタ、場合により前記第六および第八および第十の直列入力／並列出 力レジスタのそれぞれに、場合により前記第七および第九および第十一の直列入 力／並列世力レジスタのそれぞれに、供給するか、又はどれにも供給しないもの である、バッファ集積回路。
19. （１９）請求項１８に記載のバッファ集積回路において、対応する命令に応答し てクロック信号を供給する手段がその中に、デコーダと、クロック信号発生手段 と、前記第一、第二、第三及び第四のクロックビットラッチにクロック信号を与 える手段と、前記第一の直列入力／並列出力レジスタにクロック信号を与える手 段と、前記第二の直列入力／並列出力レジスタにクロック信号を与える手段と、 前記第三の直列入力／並列出力レジスタにクロック信号を与える手段と、前記第 四の直列入力／並列出力レジスタにクロック信号を与える手段と、前記第五の直 列入力／並列出力レジスタにクロック信号を与える手段と、前記第六の直列入力 ／並列出力レジスタにクロック信号を与える手段と、前記第七の直列入力／並列 出力レジスタにクロック信号を与える手段と、前記第八の直列入力／並列出力レ ジスタにクロック信号を与える手段と、前記第九の直列入力／並列出力レジスタ にクロック信号を与える手段と、前記第十の直列入力／並列出力レジスタにクロ ック信号を与える手段と、前記第十一の直列入力／並列出力レジスタにクロック 信号を与える手段とを具え、 前記デコーダは、前記命令のうちどれが一組の指示ラインを経て供給されるかを 決定するものであり、 前記の前記第一および第二および第三および第四のクロックビットラッチにクロ ック信号を与える手段は、前記デコーダが前記第一および第二および第三および 第四のクロックビットラッチにクロック信号を供給するよう前記命令を受け取る ことに対応して、前記クロック信号を与えるものであり、前記第一の直列入力／ 並列出力レジスタにクロック信号を与える手段は、テスト出力可能化ビットが前 記第四のクロックビットラッチ中に保存され、そして前記デコーダが同時にクロ ック信号を前記第一の直列入力／並列出力レジスタに供給するよう前記命令を受 け取ることに対応して、前記クロック信号を与えるものであり、 前記第二の直列入力／並列出力レジスタにクロック信号を与える手段は、前記第 一、第二および第三の入力データポート選択ビットのＯＲを取る手段により単一 ビットチップ選択信号が発生し、同時にクロック信号を前記第二の直列入力／並 列出力レジスタに供給する前記命令を前記デコーダが受け取ることに対応して、 前記クロック信号を与えるものであり、前記第三の直列入力／並列出力レジスタ にクロック信号を与える手段は、前記第一の入力可能化信号が発生し、そして前 記デコーダがクロック信号を場合により前記第三および第四および第五の直列入 力／並列出力レジスタのそれぞれに供給するよう前記命令を受け取ることの同時 出現に対応して、前記クロック信号を与えるものであり、 前記第四の直列入力／並列出力レジスタにクロック信号を与える手段は、前記第 二の入力可能化信号が発生し、そして前記デコーダがクロック信号を場合により 前記第三および第四および第五の直列入力／並列出力レジスタのそれぞれに供給 するよう前記命令を受け取ることの同時出現に対応して、前記クロック信号を与 えるものであり、 前記第五の直列入力／並列出力レジスタにクロック信号を与える手段は、前記第 三の入力可能化信号が発生し、そして前記デコーダがクロック信号を場合により 前記第三および第四および第五の直列入力／並列出力レジスタのそれぞれに供給 するよう前記命令を受け取ることの同時出現に対応して、前記クロック信号を与 えるものであり、 前記第六の直列入力／並列出力レジスタにクロック信号を与える手段は、前記第 一の入力可能化信号が発生し、そして前記デコーダがクロック信号を場合により 前記第六および第八および第十の直列入力／並列出力レジスタのそれぞれに供給 するよう前記命令を受け取ることの同時出現に対応して、前記クロック信号を与 えるものであり、 前記第七の直列入力／並列出力レジスタにクロック信号を与える手段は、前記第 一の入力可能化信号が発生し、そして前記デコーダがクロック信号を場合により 前記第七および第九および第十の直列入力／並列出力レジスタのそれぞれに供給 するよう前記命令を受け取ることの、同時出現に対応して、前記クロック信号を 与えるものであり、 前記第八の直列入力／並列出力レジスタにクロック信号を与える手段は、前記第 二の入力可能化信号が発生し、そして前記デコーダがクロック信号を場合により 前記第六および第八および第十の直列入力／並列出力レジスタのそれぞれに供給 するよう前記命令を受け取ることの、同時出現に対応して、前記クロック信号を 与えるものであり、 前記第九の直列入力／並列出力レジスタにクロック信号を与える手段は、前記第 二の入力可能化信号が発生し、そして前記デコーダがクロック信号を場合により 前記第七および第九および第十一の直列入力／並列出力レジスタのそれぞれに供 給するよう前記命令を受け取ることの、同時出現に対応して、前記クロック信号 を与えるものであり、 前記第十の直列入力／並列出力レジスタにクロック信号を与える手段は、前記第 三の入力可能化信号が発生し、そして前記デコーダがクロック信号を場合により 前記第六および第八および第十の直列入力／並列出力レジスタのそれぞれに供給 するよう前記命令を受け取ることの同時出現に対応して、前記クロック信号を与 えるものであり、 前記第十一の直列入力／並列出力レジスタにクロック信号を与える手段は、前記 第三の入力可能化信号が発生し、そして前記デコーダがクロック信号を場合によ り前記第七および第九および第十一の直列入力／並列出力レジスタのそれぞれに 供給するよう前記命令を受け取ることの同時出現に対応して、前記クロック信号 を供給するものである、バッファ集積回路。
20. （２０）請求項１６記載のバッファ集積回路であって、第六の直列入力／並列出 力レジスタ、各第一スイッチ制御手段、各第二スイッチ制御手段、第七の直列入 力／並列出力レジスタ、各第三スイッチ制御手段、各第四スイッチ制御手段、第 八の直列入力／並列出力レジスタ、各第五スイッチ制御手段、各第六スイッチ制 御手段、およびクロック信号供給手段を具え、前記第六の直列入力／並列出力レ ジスタは、該レジスタの選択的クロックの間一度に１ビットずつ前記谷第一のス イッチ手段および各第二のスイッチ手段に対する制御ビットを受け取るための、 前記テスト入力端子から接続された直列入力ポートと、そして各ビット位が前記 第一のスイッチ手段および第二のスイッチ手段の各々に対応している並列出力ポ ートを有し、前記各第一スイッチ制御手段は前記第一のスイッチ手段の各々に対 応しており、前記テスト可能化端子が前記テスト可能化ビットを受け取らないか 、または前記第六の直列入力／並列出力レジスタの対応するビット位が第二ので はなく第一の論理状態にあることに対応して、前記第一のスイッチ手段を選択的 に接続させるように、このスイッチ手段の各々に各制御ビットを与えるものであ り、前記各第二スイッチ制御手段は前記第二のスイッチ手段の各々に対応してお り、前記テスト可能化端子が前記テスト可能化ビットを受け取ると同時に前記第 六の直列入力／並列出力レジスタの対応するビット位が第二のではなく第一の状 態にあることに対応して、前記第二のスイッチ手段を選択的に接続させるように 、このスイッチ手段の各々に各制御ビットを与えるものであり、前記第七の直列 入力／並列出力レジスタは、該レジスタの選択的クロックの間一度に１ビットず つ前記第三および第四のスイッチ手段のそれぞれに対する制御ビットを受け取る ための、前記テスト入力端子から接続された直列入力ポートと、そして各ビット 位が前記第三および第四のスイッチ手段の各々に対応している並列出力ポートを 有し、 前記各第三スイッチ制御手段は前記第三のスイッチ手段の各々に対応しており、 前記テスト可能化端子が前記テスト可能化ビットを受け取らないか、または前記 第七の直列入力／並列出力レジスタの対応するビット位が第二のではなく第一の 状態にあることに対応して、前記第三のスイッチ手段を選択的に接続させるよう に、このスイッチ手段の各々に各制御ビットを与えるものであり、前記各第四ス イッチ制御手段は前記第四のスイッチ手段の各々に対応しており、前記テスト可 能化端子が前記テスト可能化ビットを受け取ると同時に前記第七の直列入力／並 列出力レジスタの対応するビット位が第二のではなく第一の快感にあることに対 応して、前記第四のスイッチ手段を選択的に接続させるように、このスイッチ手 段の各々に各制御ビットを与えるものであり、前記第八の直列入力／並列出力し ジスタは、該レジスタの選択的クロックの間一度に１ビットずつ前記第五および 第六のスイッチ手段のそれぞれに対する制御ビットを受け取るための、前記テス ト入力端子から接続された直列入力ポートと、そして各ビット位が前記第五およ び第六のスイッチ手段の各々に対応している並列出力ポートを有し、 前記各第五スイッチ制御手段は前記第五のスイッチ手段の各々に対応しており、 前記テスト可能化端子が前記テスト可能化ビットを受け取らないか、または前記 第八の直列入力／並列出力レジスタの対応するビット位が第二のではなく第一の 状態にあることに対応して、前記第五のスイッチ手段を選択的に接続させるよう に、このスイッチ手段の各々に各制御ビットを与えるものであり、前記各第六ス イッチ制御手段は前記第六のスイッチ手段の各々に対応しており、前記テスト可 能化端子が前記テスト可能化ビットを受け取ると同時に前記第八の直列入力／並 列出力レジスタの対応するビット位が第二のではなく第一の状態にあることに対 応して、前記第六のスイッチ手段を選択的に接続させるように、このスイッチ手 段の各々に各制御ビットを与えるものであり、前記クロック信号供給手段は、そ れぞれの命令に対応してクロック信号を前記第一及び第二及び第三及び第四のク ロックビットラッチ、前記第一の直列入力／並列出力レジスタ、前記第二の直列 入力／並列出力レジスタ、場合により前記第三および第四および第五の直列入力 ／並列出力レジスタのそれぞれに、場合により前記第六および第七および第八の 直列入力／並列出力レジスタのそれぞれに、供給するか、又はどれにも供給しな いものである、バッファ集積回路。
21. （２１）請求項２０記載のバッファ集積回路において、それぞれの命令に応じて クロック信号を供給する手段がその中に、デコーダと、クロック信号発生手段と 、前記第一、第二、第三及び第四のクロックビットラッチにクロック信号を与え る手段と、前記第一の直列入力／並列出力レジスタにクロック信号を与える手段 と、前記第二の直列入力／並列出力レジスタにクロック信号を与える手段と、前 記第三の直列入力／並列出力レジスタにクロック信号を与える手段と、前記第四 の直列入力／並列出力レジスタにクロック信号を与える手段と、前記第五の直列 入力／並列出力レジスタにクロック信号を与える手段と、前記第六の直列入力／ 並列出力レジスタにクロック信号を与える手段と、前記第七の直列入力／並列出 力レジスタにクロック信号を与える手段と、前記第八の直列入力／並列出力レジ スタにクロック信号を与える手段とを具え、前記デコーダは、前記命令のうちど れが一組の指示ラインを経て供給されるかを決定するものであり、 前記の前記第一および第二および第三および第四のクロックビットラッチにクロ ック信号を与える手段は、前記デコーダが前記第一および第二および第三および 第四のクロックビットラッチにクロック信号を供給するよう前記命令を受け取る ことに対応して、前記クロック信号を与えるものであり、前記第一の直列入力／ 並列出力レジスタにクロック信号を与える手段は、テスト出力可能化ビットが前 記第四のクロックビットラッチ中に保存され、そして前記デコーダが同時にクロ ック信号を前記第一の直列入力／並列出力レジスタに供給するよう前記命令を受 け取ることに対応して、前記クロック信号を与えるものであり、 前記第二の直列入力／並列出力レジスタにクロック信号を与える手段は、単一ビ ットチップ選択信号が前記第一、第二および第三の入力データポート選択ビット のＯＲを取る手段により発生し、同時にクロック信号を前記第二の直列入力／並 列出力レジスタに供給する前記命令を前記デコーダが受け取ることに対応して、 前記クロック信号を与えるものであり、前記第三の直列入力／並列出力レジスタ にクロック信号を与える手段は、前記第一の入力可能化信号が発生し、そして前 記デコーダがクロック信号を場合により前記第三および第四および第五の直列入 力／並列出力レジスタのそれぞれに供給するよう前記命令を受け取ることの同時 出現に対応して、前記クロック信号を与えるものであり、 前記第四の直列入力／並列出力レジスタにクロック信号を与える手段は、前記第 二の入力可能化信号が発生し、そして前記デコーダがクロック信号を場合により 前記第三および第四および第五の直列入力／並列出力レジスタのそれぞれに供給 するよう前記命令を受け取ることの同時出現に対応して、前記クロック信号を与 えるものであり、 前記第五の直列入力／並列出力レジスタにクロック信号を与える手段は、前記第 三の入力可能化信号が発生し、そして前記デコーダがクロック信号を場合により 前記第三および第四および第五の直列入力／並列出力レジスタのそれぞれに供給 するよう前記命令を受け取ることの同時出現に対応して、前記クロック信号を与 えるものであり、 前記第六の直列入力／並列出力レジスタにクロック信号を与える手段は、前記第 一の入力可能化信号が発生し、そして前記デコーダがクロック信号を場合により 前記第六および第七および第八の直列入力／並列出力レジスタのそれぞれに供給 するよう前記命令を受け取ることの同時出現に対応して、前記クロック信号を与 えるものであり、 前記第七の直列入力／並列出力レジスタにクロック信号を与える手段は、前記第 二の入力可能化信号が発生し、そして前記デコーダが同時に、クロック信号を場 合により前記第六および第七および第八の直列入力／並列出力レジスタのそれぞ れに供給するよう前記命令を受け取ることの、同時出現に対応して、前記クロッ ク信号を与えるものであり、 前記第八の直列入力／並列出力レジスタにクロック信号を与える手段は、前記第 三の入力可能化信号が発生し、そして前記デコーダがクロック信号を場合により 前記第六および第七および第八の直列入力／並列出力レジスタのそれぞれに供給 するよう前記命令を受け取ることの、同時出現に対応して、前記クロック信号を 与えるものである、バッファ集積回路。
22. （２２）請求項１１，１２，１５，１６，１９または２１記載のバッファ集積回 路であって、 前記投票回路の各ビットスライスに付属する各第一、第二及び第三のビットエラ ー検出器を具え、この各エラー検出器は、そのビットスライスが前記投票回路の 出力ポートに供給するビットと、そのビットスライスが前記投票回路の第一、第 二及び第三の出力ポートからそれぞれエラー表示の発生のために受け取るビット との間の、何らかの差に応答し、第一のビットエラーＯＲ応答を発生するために 、前記第一のビットエラー検出器からのエラー表示のＯＲを取る手段と、第二の ビットエラーＯＲ応答を発生するために、前記第二のビットエラー検出器からの エラー表示のＯＲを取る手段と、第三のビットエラーＯＲ応答を発生するために 、前記第三のビットエラー検出器からのエラー表示のＯＲを取る手段とを具える 、バッファ集積回路。
23. （２３）請求項２２記載のバッファ集積回路であって、第一のＡＮＤ応答を発生 するために、前記第一のビットエラーＯＲ応答と前記第一の入力可能化信号との ＡＮＤを取る手段と、第二のＡＮＤ応答を発生するために、前記第二のビットエ ラーＯＲ応答と前記第一の入力可能化信号とのＡＮＤを取る手段と、第三のＡＮ Ｄ応答を発生するために、前記第三のビットエラーＯＲ応答と前記第一の入力可 能化信号とのＡＮＤを取る手段と、バッファ集積回路の故障表示を発生するため 、前記第一のＡＮＤ応答、前記第二のＡＮＤ応答、前記第三のＡＮＤ応答のＯＲ を取る手段とを具える、バッファ集積回路。
24. （２４）請求項２３記載のバッファ集積回路であって、相互に同じ型の集積回路 群を接続して前記バッファ集積回路からの回路故障指示に応答する通常のコンピ ュータとともに使用される故障射−許容電子システムを形成し、前記故障−許容 電子システムを介する少なくとも一つのデータパスを提供するために前記集積回 路の他の型を相互に接続するための前記バッファ集積回路を条件付けしょうとす るものである、バッファ集積回路。
25. （２５）請求項７，８，９，１０，１４，１５，１６，１８，２１または２２記 載のバッファ集積回路であって、 クロック信号供給手段を具え、このクロック信号供給手段はさらに別の命令に応 じて前記第三、第四および第五の直列入力／並列出力レジスタにクロック信号を 供給すると同時に、前記第三、第四および第五の直列入力／並列出力レジスタを それぞれ、供給されたクロック信号に応答するために、その中に保存されたテス トベクトルを循環させるように条件づけるものである、バッファ集積回路。