JPH04505981A - 集積ｓｒａｍ及びｎｖ回路を有するｎｖｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ８、上記側の手段がポリシリコンコンダクタを含み且つ上記負荷手段が上記ポリ シリコンコンダクタのセグメントに形成されていることを特徴とする請求項６に 記載の発明。

９、上記第１スイッチ手段が各データノードに接続されているトランジスタであ って、各トランジスタ第１スイッチ手段がゲートを含むトランジスタを含んでお り、 上記フリップフロップが各々がゲートを育する１対のクロス結合されたトランジ スタ、及び各データノードに接続されている負荷手段であうで各々がポリシリ負 荷を含む負荷手段を含み、 上記側の手段が上記フリップ７０ツブに電力を供給するために上記負荷手段を祖 み込んでおり、 上記側の手段がポリシリコンコンダクタを含み、そして上記負荷手段が上記ポリ シリコンコンダクタのセグメントに形成されており、上記側の手段はまた、上記 トランジスタ第１スイッチ手段のゲート及び上記フリップフロップトランジスタ のゲートを接続していることを特徴とする請求項３に記載の発明。

［０，上記′ｊ！４１及び第２スイッチ手段が上記プログラマブルスレシホール ド’！圧デバイスへのアクセスを制御し、そして上記第１及び第２スイッチ手段 が独立に制御可能であることを特徴とする請求項１に記載の発明。

１１、各プログラマブルデバイスがゲート制御端子を含み、そして両プログラマ ブルデバイスのゲート端子が共に共通に接続されておりそして記憶オペレーショ ンのプログラム段階の間、反復パルス信号が上記プログラマブルデバイスのゲー ト制御端子に通用されていることを特徴とする請求項１に記載の発明。

１２、一対のデータノードにおいて揮発性データ書込み及びデータ読出しＳＲＡ Ｍｌ１能を実行するフリップフロップ、及び１対の不揮発性回路であってその一 方が上記フリップフロップの各データノードに電気的に接続されており、各不揮 発性回路がそれに関連して上記プログラマブルデバイスの伝導度を制御するスレ ンホールド電圧を確立するための内部手段を含むプログラマブルスレンホールド 電圧デバイス、プログラマブルデバイスを各データノードに選択的に接続して、 これにより上記データノードにおけるデータ信号レベルを表わす両プログラマブ ルデバイス上にスレンホールド電圧を選択的に確立するためのスイッチ手段を含 む１対の不揮発性回路を有する型式のＮＶＲＡＭセルにおいて、各プログラマブ ルデバイスへの電流源とは独立して上記フリップフロップに電力を導通するため の別の手段 を組み合わせて含むことを特徴とするＮ　Ｖ　ＲＡＭ。

１３、上記側の手段がまた、上記スイッチ手段に接続しており且つ上記フリップ フロップに電力の供給を与える際に上記スイッチ手段を作動可能に導通状態にす ることを特徴とする請求項１２に記載の発明。

１４、上記側の手段に組み込まれており且つ各データノードに接続されている負 薄手段を更に含むことを特徴とする請求項１３に記載の発明。

１５、上記負荷手段がポリシリコン負荷を含むことを特徴とする請求項１４に記 載の発明。

１６、上記側の手段がポリシリコンコンダクタを含み且つ上記負荷手段が上記ポ リシリコンコンダクタのセグメントに形成されていることを特徴とする請求項１ ４に記載の発明。

１７、上記フリップフロップが上記データノードに接続されている一対のクロス 結合されたトランジスタを含んでおり、各フリップフロップトランジスタがゲー トを有しており、上記フリップフロップトランジスタのゲートがポリシリコンか ら形成されており、 上記スイッチ手段がポリシリコンから形成されているゲートを有するトランジス タを含み、 上記側の手段がポリシリコンから形成されているコンダクタを含んでおり、そし て 上記側の手段のコンダクタ、上記負荷手段、上記スイッチ手段トランジスタのゲ ート及び上記フリップフロップトランジスタのゲートが単層において同じポリシ リコンから形成されている ことを特徴とする請求項１６に記載の発明。

１８、負データノード及び相補データノードを有するフリップフロップであって 、各々がデータノードに接続されている制御端子及び出力端子を有する一対のク ロス結合されたトランジスタを含むフリップフロップ、各データノードに接続さ れており且つ少なくとも１つのプログラマプルスレンホールド電圧デバイス、第 １トランジスタスイッチ手段及び第２トランジスタスイッチ手段を含む不揮発性 回路であって、上記第１トランジスタスイッチ手段が上記第１トランジスタスイ ッチ手段の制′ａ端子に通用された信号によって付勢された時に上記プログラマ ブルデバイスをデータノードに選択的に接読し、上記第２トランジスタスイッチ 手段が上記第２トランジスタスイッチ手段の制御端子に適用された信号によって 付勢された時に上記プログラマブルデバイスに第１電源を選択的に接続し、上記 プログラマブルデバイスが上記プログラマブルデバイスに異な、たレベルのスレ ンホールド電圧を確立するためにプログラムを通用し且つ信号を消去するための ゲート端子を有している不揮発性回路、上記第１ｔ［から独立している第２を源 から各データノードに電力を導通ずるための別の手段であって、各第１トランジ スタスイッチ手段の且つ上記クロス結合されたフリップフロップトランジスタの 制御手段を共通に接続するためのコンダクタ手段を含む別の手段、 上Ｍｅ第２ｔ［と上記データノードとの間において上記コンダクタ手段に一体的 に形成されており且つこれを通して電力が上記フリップフロップに供給される負 荷手段、 上記プログラマブルデバイスのゲート端子を共通に接続するための且つ上記プロ グラム及び消去信号をそこに導通ずるように作動可能な手段、及び上記第２トラ ンジスタスイッチ手段の制御手段を共通に接続するための且つ上記信号をそこに 導通ずるように作動可能な手段を含むことを特徴とするＮＶＲＡＭセル。

１９、記憶オペレーションの間、上記データノードにおける互いに反対のデータ レベル信号が各プログラマブルデバイスが接続されているノードにおけるデータ レベル信号に従って各プログラマブルデバイスに確立された関連の異なったスレ シ１ルド電圧に転送され、 呼出しオペレーションの間、各プログラマブルデバイス上の異なったスレンホー ルド電圧が各プログラマブルデバイスの電流伝導度に影響して、これにより異な った大きさの電流が各データノードに流れ且つ上記記憶オペレーションが生じた 時に存在した各データノードにおける同じデータレベル信号でもって上記フリッ プフロップを設定する。

ことを特徴とする請求項１日に記載の発明。

２０、上記第２トランジスタス１°ツチ手段の制御端子に通用された信号が上記 第２トランジスタスイッチ手段を記憶オペレージまンの間非導通状態にし、上記 第１トランジスタスイッチ手段の制御端子に通用された信号が上記第１トランジ スタスイッチ手段を上記記憶オペレーションの間導通状態にし、上記記憶オペレ ーションの間上記プログラマブルデバイスのゲート端子に初めに通用された消去 信号が先ず両プログラマブルデバイス上の共通スレンホールド電圧を確立し、そ して 記憶オペレーションの間且つ上記消去信号の後に上記プログラマブルデバイスの ゲート端子に次−二通用されたプログラム信号が一方のデータノードにおけるデ ータレベル信号に従って一方のプログラマブルデバイス上に異なったスレンホー ルド電圧を確立し、同時に他方のプログラマブルデバイス上のスレシゴルド！圧 を上記消去信号によって確立されたレベルから未変化のままにすることを特徴と する請求項１９に記載の発明。

２１、上記プログラム信号が上記記憶オペレーションの間生じる一連の電圧パル スを含むことを特徴とする請求項２０に記載の発明。

２２、上記第２トランジスタスイッチ手段の制御端子に適用された信号が上記フ リップフロップがセントされた時に上記呼出しオペレーションの設定段階の間上 記第２トランジスタスイッチ手段を導通状態にし、上記第１トランジスタスイッ チ手段の制御端子に適用された信号が上記記憶オペレーションの間上記第１トラ ンジスタスイッチ手段を導通状態にし、そして上記記憶オペレーションのプログ ラム段階の間上記プログラマブルデバイスのゲート端子に通用されたプログラム 及び消去信号によって両プログラマブルデバイス上のスレンホールド電圧が上記 記憶オペレーションの間に確立されたスレンホールド電圧に従って上記プログラ マブルデバイスの電流伝導度に影響し且つ異なった電流を各データノードに生じ る ことを特徴とする請求項２０に記載の発明。

２３、上記フリップフロップのクロス結合されたトランジスタの各々が制御端子 を有し、上記フリップフロップトランジスタの制御Ｂ端子が上記データノードに 接続されており、そして 上記コンダクタ手段、上記負荷手段、上記第１トランジスタスイッチ手段の制御 端子、及び上記フリップフロップトランジスタの制御端子がポリシリコンの共通 コンダクタから形成されている ことを特徴とする請求項１日に記載の発明。

２４、上記負荷手段がポリシリコン負荷を含むことを特徴とする請求項２３に記 載の発明。

２５、上記プログラマプルスレンホールド電圧デバイスが窒化ケイ素を含むこと を特徴とする請求項１日に記載の発明。

明　細　書 集積ＳＲＡＭ及びＮＶ回路を存するＮＶＲＡＭ本発明は、不揮発性ランダムアク セスメモリ（ＮＶＲＡＭ）のための新規で且つ改良されたセルであって、セルの 回路、機能及びレイアウトが集積されて部品の数及びこれら部品によって費やさ れるスペースを減少せしめて、半導体メモリチップ上の単一面積当りのセルのよ り高い集積密度を達成すると同時にセルの不揮発性（ＮＶ）回路エレメントに前 に記憶されたデータを呼び出す上での改善された信頼性を達成するので都合がよ いセルに間する。

魚−閃−■−意−量 不揮発性半導体メモリ、即ち電力が停止した時にデータを失わないメモリは多年 にわたって得られている。多くのＮＶＲＡＭセルはプログラマプルスレンホール ド電圧デバイスを不揮発性データ保持のための不揮発性（ＮＶ）エレメントとし て且つ双安定マルチバイブレーク又はフリップフロップを不揮発性データ読出し 及び書込みオペレーションのためのスタティックランダムアクセスメモリ（ＳＲ ＡＭ）エレメントとして用いている。プログラマブルスレンホールド電圧デバイ スは通常、フリップフコツブが電力が得られる限りデータ保持、続出し及び書込 み機能を実行するため通常の揮発性動作の期間中は機能しない、電力が停止する 前、あるいは停電が検出されているがまだ生じていない時点において、プログラ マプルスレンホールド電圧デバイスはフリップフロップにその時に保持されてい るデータを保持するように「プログラム」されている、このようにして、フリッ プフロップに含まれている揮発性データは失なわれないが、プログラマブルスレ ンホールド電圧デバイスによって保持される。斯くして不揮発性半導体メモリは 磁気媒体等の他の型式のコンピュータメモリの長時間データ保持特性を提供する が、かなりより高い使用の便宜を提供する。

公知のプログラマブルスレンホールド電圧デバイスの例は、金属窒素酸化物半導 体（ＭＮＯＳ）電界効果トランジスタ（ＦＥＴ）、窒化硅素酸化物半導体（ＳＮ Ｏ３）　トランジスタ、窒素酸化硅素酸化物半導体（ＳＯＮＯ５））ランジスタ 及びフローティングゲート半導体トランジスタである。これらのプログラマブル デバイスは全て、シリコン表面と制御ゲートとの間の内部構造内に長時間にゎた って電荷を保存することができるという共通の特性を有している。この保存され た電荷はデバイスをプログラムし、従って電力が回復した時に、保存された電荷 はデバイスのスレンホールド電圧とその結果得られる電気特性を修正する。この プログラムされた特性はフリップフコツブをプログラムオペレーションの直前の フリップフコツブの状態に関連する状態に置く、上記のプログラマブルスレンホ ールド電圧デバイスの各々は、デバイスが電荷を信鎖的に保存するその能力を失 う前に、プログラム／消去サイクルの有限寿命（「消去」は「プログラム」の前 に生しる）を示す。典型的なフリップフコツブ又はＳＲＡＭは通常のコンビ二一 タオベレーシゴンの期間中多数回セント及びクリアされるため、プログラマブル デバイスの有限寿命はプログラマブルデバイスがＮＶＲＡＭのフリ、ブフロツプ 又はＳＲＡＭ部分に組み込まれている場合はすぐに到達される。更に、プログラ マブルデバイスをプログラムすることは通常、比較的高い電圧及び比較的長い時 間をデバイスのプログラムに要し、これはセント及びクリアオペレーションを通 常のコンピュータオペレーシゴンの期間中に非常に遅くしてしまう。プログラマ ブルデバイスが通常ＮＶＲＡＭセル回路におけるフリップフコツブから離れてい るのはこれらの理由による。

如何なる半導体メモリの設計における主な考慮の１つも半導体チップ上にできる だけ多（のメモリセルを製造する能力である。メモリ単位当りのコストが減少し ているためチップの単位面積当りより多くのメモリセルが望ましく、最近のコン ピュータにおいてはより多くの量のメモリが通常好ましい、半導体チップを製造 するコストは一般的に半導体チップが組み込む部品の数によってではなく、その 面積によって一所的に支配されており、従ってチップ上により多（の部品を集積 しても理論的には！！遣ココスト上昇しない、従って、半導体回路における部品 の数を減少せしめること及びこれらの部品をスペース効率的に割りつけたり配列 したりすることに多くの努力が払われている。メモリセルは１つのメモリチップ に何千回も複写されるためスペース節約は特に重要である。更に、セルの回路自 体が部品の数を最小限にし同時に不揮発性及びＳＲＡＭ機能を達成するべく且つ 部品間の間隔を減少するように配列することができる場合、セル設計はより効率 的になるであろう。

ＮＶＲＡＭセルにおいてプログラマブルデバイスをフリップフロップと組み合わ せる典型的な方法は、１つのプログラマブルデバイスをフリップフコツブの２つ のデータ出力ノード（真及び相補）の各々に接続することである。プログラマブ ルスレンホールド電圧デハ１°スは通常、斯かる状況において２つのモードの一 方、即ち電荷の保存によってプログラムの時点におけるデータ出力ノードにおけ る信号レベルの結果として２つのデバイスにおけるキャパシタンスの差を確立す るコンデンサとして、あるいはプログラムされたデータがフリップフロップに呼 び出された時に記憶された！荷がこれらのデバイスが電流を通し始めるスレンホ ールド電圧を修正するプログラムされた電流スイッチとして機能する。

このコンデンサ法は、部品の保存を通してセル寸法のある程度の減少を行うが、 プログラムされたデータがフリップフロップに転送された時にデータ反転を生じ るという不幸な特性を育している。別の欠点は、時間にわたる相対的キャパシタ ンス差が減少する傾向にあるということである。相対的キャパシタンスが減少す ると呼出し中のフリップフロップの状態を誤まってセットするという危険性が大 幅に増大する。米国特許第４，２７１，４８７号に開示されているセルは作動コ ンデンサ法の一例である。

プログラムド電流スイッチ法は、有意な時間の経過の後でさえもフリップフロッ プのより積極的なセツティングを行うが、通常のオペレーション中にＳＲＡＭ（ フリ７プフロノブ）エレメントから不揮発性エレメントを作動可能に分離するた めによりスペースを消費する部品を必要とする欠点を有していた。米国特許第３ ．６３６，５３０号に開示されているセルは先行技術の電流スイッチ法の一例で ある。

プログラマブルスレンホールド電圧デバイスを含むメモリセルのレイアウトにお ける重要なスペースの考慮は、絶縁を破壊することなく且つ他の部品又は回路の 動作に不利に影響することなく高電圧に耐えるべく、プログラマブルデバイスを プログラムするのに要する相対的高電圧に耐えるためにより多くのスペースを提 供しなければならないということである。セルの回路設計が多くの異なったロケ ーシヨンに且つ多くの異なった部品上に高電圧を必要とする場合は、より広いス ペース及びより長いチャンネル長が要求される。これらの要求条件は余分なスペ ースを消費し、セルの寸法を増大し、そしてその結果低い集積密度と劣るチッブ 性能をもたらす。

勿論、別の重要な考慮は、半導体メモリチップを製造するのに必要な製造段階の 数を最小限にすることである。これら種々のトランジスタ、抵抗及び他のエレメ ントは一般的にシリコン基板から上方に層をなして形成される。これろの層、及 び部品の構成は別々のプロセス段階において形成される０回路のレイアウトが層 及び眉間の接続の数を最小限にするように配列することができる場合、より少な い数のプロセス段階が必要となる。プロセス段階の数を最小限にすることにより 、エラー又は開題の機会が減少し、一方半導体メモリチップを形成する経費にお ける全体的な減少が達成される。

本発明が展開したのは種々の考慮のこの背景及び他の背景に対してである。

魚−五一凶一！−約 その広い特徴によると、本発明のＮＶＲＡＭセルは不揮発性プログラマブルスレ シホールド電圧デバイスをＳＲＡＭ又はフリップフロップと育意に改善された方 法で集積する。これらのプログラマブルデバイスはフリップフロップのデータノ ードにより信頌性の高いプログラムド差動電流スイッチとして接続さｒへこれに よりデータレベルをフリップフロップにより効率的に呼び出す。独立的に制御可 能なトランジスタスイッチ手段はプログラマブルデバイスをフリップフロップの データノードに且つフリップフロ７プのための電源から離れている電源に作動可 能に接続する。データ記憶及びデータ呼出しオペレーションの間にデータノード への電流の流れが確立され、プログラマブルデバイスはデータ記憶オペレーショ ンの間この別の電源から断接される。高レベルデータノードに接続されているプ ログラマブルデバイスのプログラミングはトランジスタスイッチ手段の使用のた めに記憶オペレーション中にグイナミノク的に阻止される。

フリップフロップの各データノードには且つ差動電流をプログラマブルデバイス に供給するｔａから離れているフリップフロップ電源には抵抗負荷が接続される 。フ’Ｊ　ｙプフロノプのための別のｔａはこれらの抵抗負荷を通して供給され 、このｔａはまた、これちのプログラムデバイスをデータノードに接続している トランジスタスイッチ手段の伝導度を制御する。トランジスタスイッチ手段の伝 導度を電力のフリップフロップの抵抗負荷への通用と関連せしめることにより、 読出しオペレーンテンの期間中プログラマブルデバイスによって適用される差動 電流に悪影響をもたらし得る負荷電流がデータノードに供給されることがないた め、続出しオペレーンテンに８けるフリップフロップのセノテ、・ングに対する ８度を更に増大することができる。

回路のレイアウトは、これらの抵抗負荷が、２つのクロス結合されたフリップフ ロップトランジスタのゲート及び２つのトランジスタスイッチ手段を同時に形成 している単一レベルのポリシリコンライン又はコンダクタに含まれるという利点 がある。更に、これらの共通部品の全てを形成しているポリシリコンコンダクタ は単一層に配置されており、これによりセルの構成暮より効率的にしている。

これらの共通部品の単一ポリシリコンコンダクタ層における集積、及びフリップ フロップに対する別々の電力制御、及び抵抗負荷の単一ポリシリコンコンダクタ における集積によって、本発明のＮＶＲＡＭセルによって消費されるスペースの 量が実質的に最小限になり、これによりその寸法が不揮発性回路を用いることな （従来のＳＲＡＭ自体にほぼ匹敵する寸法に減少する。

−以下に簡単に要約されている番寸図面、この好ましい実施例の以下の８な説明 、及び付記された請求の範囲から本発明の範囲のより完全な理解が得られる。

凹１０厘里尾脱朋 第１図は、本発明を実施しているＮＶＲＡＭセルの略回路図である。

第２図乃至第７図は、セルのオペレージまンを示すために第１図に示されている セルに存在し且つ通用される波形図である。

第８図は、第１図に示されているセルの部品のレイアウト図の部分図である。

第９図は、第８図の線９−９の平面についてとられた断面図である。

［−玉一星一説一所 本発明が組み込まれているＮＶＲＡＭセル１０の本発明の好ましい実施例が第１ 図に示されている。セル１０はフリップフロップ１２及び一対の不揮発性回路１ ４を含んでいる。セル１０の諸部品はＮチャンネル形であることが好ましい従来 のＦＥＴ、抵抗、コンダクタ及び絶縁体であり、これらは全て公知の半導体チッ プ製造技術を用いて形成されている。例えば何方ものあるいは何十万もの多くの セル１０が１つの半導体チップ上で１つ又１よそれ以上のアレイに直交する列及 び行に複製される。

セル１０の通常のＳＲＡＭオペレーションは従来のクロス結合の様式で接続され ている１対のトランジスタ１６及び１８によって形成されているフリップフロッ プ１２によって連成される。トランジスタ１６及び１８のドレインはノード２０ 及び２２にそれぞれ接続されており、ここでフリップフロップ１２から互いに反 対の（真及び相補）データレヘル出力信号う（与えられる。説明の便宜のために 、ノード２０及び２２におけるデータノードはそれぞれデータ真（ＤＴ）及びデ ータ相補（ＤＣ）信号と呼ばれる。負荷抵抗２４及び２６がデータノード２０及 び２２の間にそれぞれ接続されており、フリップフロップ１２のための内部′ｔ ａｖＣＣＦがコンダクタ２日に通用される。

データノード２０及び２２に対するアクセスはアクセストランジスタ３０及び３ ２によってそれぞれ達成される。アクセストランジスタ３０及び３２０チヤンネ ルがデータノード２０及び２２とコンダクタ３４及び３６の間にそれぞれ接続さ れている。これらのコンダクタ３４及び３６は通常ビットラインと呼ばれる。

これらのビットラインコンダクタ３４及び３６はアレイにおいて１つの垂直列に 複製されるセルの全てに延びている。これらのセルの各垂直列は１つの共通の対 のビットラインコンダクタを有している。アクセストランジスタ３０及び３２の 伝導度に対する制御は両方のアクセストランジスタ３０及び３２のゲート端子に 且つアレイにおいて１つの行に複製されるセルの全ての他方のアクセストランジ スタの全てのゲートの全てに共通に接続されているコンダクタ３日に適用される 信号によって達成される。ビットライン、ワードライン及びアクセストランジス タの構成は従来の通りである。

フリップフロップ１２から既存データを読み出すべく、皿ちデータを検知するべ く、あるいはフリップフロップ１２に新しいデータを書き込むべく即ち新しし１ データをセットするべく、アレイにおける任意の１つの特定のセルをアドレス指 定するために、アドレス措定されたセルが存在する行のワードラインコンダクタ ３８に信号（ＷＬ、第４図）が通用さべこれによりアドレス措定されたセＪしを 含む行における全てのセルのアクセストランジスタ３０及び３２を万ンに切り換 える即ち始動せしめる。はぼ同時に、信号ＢＴ及びＢＣ（第２１２Ｉ）が、デー タ書込み又はデータ続出しオペレーションが所望される時にそれぞれ、アドレス 指定されたセルが存在しているセルの列のみのピントラインコンダクタ３４及び ３６に書き込まれるかあるいはこれらから読み出される。このようにして、直交 ビット及びワードライン上でビット及びワード信号を横断することにより制御さ れた唯１つのセルのみがデータ読出し又はデータ書込みオペレーションに対して アドレス指定される。コンピュータシステムのプロセッサ又は他のエレメントか らのアドレス信号がセル１０の外側にあるデコーダ又は他の手段（図示せず）に 通用され、これによりコンダクタ３４．３６及び３８にビット及びワードライン 信号を公知のように派生し且つ供給する。

停電の際にデータノード２０及び２２の上に存在しているデータを不揮発式に保 持するために各データノード２０及び２２に不揮発性回路１４が接続されている 。各不揮発性回路１４はコンダクタ３９上の電源ｖｃｃｐとデータノード２０又 は２２の一方の間に接続されている。各不揮発性回路１４は２つの従来のスイッ チング手段ＭＯ３）ランジスタ４０ａ及び４０Ｃ１又は４２ａ及び４２ｃの間に それぞれ接続されている、５ＮＯＳトランジスタ４０ｂ又は４２ｂ等の１つのプ ログラマブル電圧スレシホールドデバイスを含んでいる。各不揮発性回路１４に おける３つのトランジスタのソース及びドレインは直列に接続されており、第９ 図に示されている実際の実施例では、各不揮発性回路１４における３つの全ての トランジスタのチャンネルは共通のソース及びドレイン拡散領域を共有している 隣接トランジスタに共通の順で延びている。コンダクタ２８に適用される且つコ ンダクタ３９に適用される別々の電源ＶＣＣＦ及びｖｃｃｐは約５ボルトの同じ マグニチェードであることが好ましい、共通の接地基準４３がセル１０に且つチ ップ上に存在している。

唯１つのコンダクタ４４がトランジスタ４０ａ及び４２ａの両ゲートを共通に接 続している。別の個別コンダクタ４６がトランジスタ４０ｂ及び４２ｂのゲート を共通に接続している。コンダクタ２日は、フリップフロップ１２への電力（Ｖ ＣＣＦ）の供給に加えて、トランジスタ４０ｃ及び４２ｃのゲートを共通に接続 且つ制御も行う、各不揮発性回路１４において匹適するトランジスタのゲートを 別々に接続及び制御することによって、記憶オペレーション中のプログラマプル トランジスタ４０ｂ及び４２ｂの消去及びプログラミングにおける且つ呼出しオ ペレーション中のプログラマブルトランジスタからフリップフロップへのデータ の呼返しの信頼性の向上における重要な改良を以下のように達成する。

揮発性データをフリップフロップ１２から不揮発性回路１４に転送する機能はこ こで５＝記憶オベレーンヨンと呼ばれる。記憶オペレーションは２つの段階を含 んでいる。記憶オペレーションにおける最初の段階は、トランジスタ４０ｂ及び ４２ｂのスレ７ホールド電圧レベルを消去することである。記憶オペレーション におシする第２の段階は、低データノード２０又は２２に接続されている１つの トランジスタ４０ｂ又は４２ｂの導通点又２よスレンホールド電圧をあげること 及び高データノード２０又１；２２に接続されている他方のトランジスタ４０ｂ 又は４２ｂにおける消去されたレベルからのスレンホールド電圧の変化を■止す ることを含むプログラミング段階である。

不揮発性データをプログラマブルトランジスタ４０ｂ及び４２ｂからフリップフ ロップ１２に転送する機能はここでは呼出しオペレーションと呼ばれる。呼出し オペレーションも２つの段階を含んでいる。呼出しオペレーションにおける最初 の段階は設定である。設定段階の期間中、フリップフロップ１２のデータノード は、フリップフロップが不揮発性データを呼び出す直前に特定の任意の状態に再 生しないように防止するために接地される。呼出しオペレーションにおける第２ 段階はここではセツティングと呼ばれる。セツティング段階の間、両方の不揮発 性回路１４からのｉ流は同時にフリップフロップ１２のデータノードに通用され る。プログラム１″（オフになっている）トランジスタ４０ｂ又は４２　ｂ−ｔ −育する不連発性回路１４又は阻止された（導通）トランジスタ４０ｂ又は４２ ｂを育する不揮発性回路１４が他方のデータノードに供給するよりも少ない電流 をその接続されたデータノードに供給する８より大きな電流を受けるデータノー ドはより少ない１！流を受けるデータノードよりも早く高レベルに駆動される。

これにより、このデータノードを再生式に低い方に引っばるより少ない電流を受 けるノードに接続されているフリンブフロソブトランジスタのゲートを上げる。

他の利点の中で、データはそれが記憶オペレーションの前に存在したと同じレベ ルにおいてフリップフロップ１２に呼び出される。

記憶及び呼出しオペレーションに関する詳細は、第２図乃至７図に示されている 波形図と関連して第１図に参照することにより更に理解される。

記憶オペレーションの期間中、ビットライン信号（ＢＴ及びＢＣ，第２図）は高 レベルであり、ツードラ１′ン信号（ＷＬ、第４図）は低レベルである。データ ノード２０及び２２におけるデータレベル信号（ＤＴ及びＤＴ、第３図）はそれ ぞれ、記憶オペレーションの直前の２リツプフロツプ１２の状態に依り変化し得 る。その結果、第３図は、互いに反対であるが不特定レベルにある信号ＤＴ及び ＤＴを示している。

この記憶オペレーションの期間中、トランジスタ４０ａ及び４２ａのゲートにコ ンダクタ４４を通して適用される呼出し信号（ＶＲＣＬ）は、第５図に示されて いるように低レベルに保持される。ＶＲＣＬ信号は図示されていないが当業者に よって十分に理解されるであろう手段によって発生する。従ってトランジスタ４ ０ａ及び４２ａは非導通状態であるが、これは判るように、コンダクタ４４にお けるゼロゲート−ソース電圧がトランジスタ４０ａ及び４２ａのスレショルド電 圧を上回るには不十分であるからである。電力信号ＶＣＣＦがトランジスタ４０ ｃ及び４２ｃのゲートに適用され、そしてＶＣＣＦレベルは高レベルであるため （第７図）、トランジスタ４０ｃ及び４２ｃは導通状態であり、従ってトランジ スタ４０ｂ及び４２ｂのチャンネルをデータノード２０及び２２にそれぞれ存在 している信号レベルに結合する。

例示の説明の目的のために、相補データノード２２におけるデータ信号レベルＤ Ｃは低レベル、即ちゼロボルトであり、且つ真データノード２０におけるデータ 信号レベルＤＴは高レベル、耶ち記憶オペレーションの時点において５ボルトで あると仮定される。データノード２０及び２２におけるデータ信号レベルが逆転 すると、同し記憶オペレーションが生じるが、プログラマブルトランジスタ４０ ｂ及び４２ｂ回路１４に関連する機能及びオペレーションは以下の説明に比較し て逆転する。

記憶オペレーションの期間中の主な作動信号は、コンダクタ４６を通してプログ ラマブルトランジスタ４０ｂ及び４２ｂのゲートに適用される消去／プログラム 信号（ＶＰＥ、第６図）である、述べられた実施例において、トランジスタ４０ ｂ及び４２ｂは、ゲート１掻とチャンネルシリコン（それぞれ４６及び４３、第 ９図）の間に窒化物及び酸化物（それぞれ５４及び５２、第９図）の層を有する 従来の５ＮＯ３樽造を有している。電荷が二の窒化物層に侵入し補捉され（５４ ゜第９図）これによりトランジスタ４２ｂのスレンホールド電圧を設定し修正す る。

窒化物層にｔＴ＠を保存し且つ修正するのに必要なＶＰＥ信号の大きさは酸化物 層の厚さ及び他の構造的な考慮に依存する。ＶＰＥ信号の大きさ及び極性はｉ菌 を窒化物層に引き叶け、これにより記憶オペレーションの消去及びプログラム段 階の両方の間において異なったスレショルド状態を確立する。

プログラマブルトランジスタ４０ｂ及び４２ｂは両方共、それらが導通トランジ スタ４Ｑｃ及び４２Ｃによって接続されるデータノード２０及び２２の信号レベ ルにも拘らず消去段階において同様に影響を受ける。消去段階は、ＶＰＥを、正 電荷が各トランジスタ４０ｂ及び４２ｂの窒化物層に侵入するように、負の意味 においてはかなり畜い例えば−１５ボルトという十分に負の電圧に持って行くこ とにより開始する。ＶＰＥがゼロボルトに戻った後、浦捉された正電荷は負電荷 をチャンネルシリコンの表面に引き付け、その結果、トランジスタ４０ｂ及び４ ２ｂの導通点を下げる。これにより消去段階においてトランジスタ４０ｂ及び４ ２ｂの両方に対して負のスレンホールド電圧が確立される。

データノード２０が高レベルであり且つデータノード２２が低レベルであること は消去段階に全く間係ないが、これは負の１５ボルトｖＰＥ信号がトランジスタ ４０ｂ及び４２ｂの両方に実質的に同じ効果を生じるからである。トランジスタ ４０ｂ及び４２ｂは両方共蓄積に駆動され、両方の窒化物層にまたがる電位は本 質的に同じである。消去オペレーションの期間中、トランジスタ４０ｂ及び４２ ｂは両方共実質的に同等の負のスレンホールド電圧を達成する。

ＶＰＥが第６図に示されているようにアースに戻ると、トランジスタ４０ｂ及び ４２ｂは両方共それるの負のスレンホールド電圧に因ってオンになる。両トラン ジスタは導通状態であるため、これらはここでは消去されていると呼ばれる。

百斗うンジスタをプログラムするに先立ち消去すると、フリ７プフコンプ１２か らのデータはプログラム段階のｗＩ開中信韻的にトランジスタ４０ｂ及び４２ｂ にプログラムされる。

記憶オペレーションのプログラミング段階は、高データノードに接続されている 不揮発性回路１４のプログラマブルトランジスタとは異なった効果を低データノ ードに接続されている不連発性回路１４のプログラマブルトランジスタに与える 。低データノードに接続されているプログラマブルトランジスタは、丁フになり 、これはここで５よプログラムされていると呼ばれる状態である。高データノー ドに接続されているプログラマブルトランジスタは、そのゲートがプログラムさ れている他方のトランジスタと同じ信号ＶＰＥを体験しているにも拘らず、プロ グラムされないように阻止される。トランジスタが阻止されると、それは消去さ れた状態を保ち、斯くしてその導通特性を保持する。

プログラム段階のこの説明的な例において、データノード２２は低である。トラ ンジスタ４２ａはオフであり、トランジスタ４２ｃはオンであり、これによりト ランジスタ４２ｂのチャンネルを低データノード２２において接地せしめる。

すると信号ＶＰＥば第６図に示されているように比較的高い正１５ボルトレベル にあげられる。この比較的高いＶＰＥ信号は負電荷をトランジスタ４２ｂの窒化 物層（５４，第９図）に引き付け、これにより消去段階の期間中に確立された負 レベルからそのスレンホールド電圧をより正のレベルに変化せしめる。トランジ スタ４２ｂのこのより正のスレンホールド電圧によってトランジスタ４２ｂはＶ ＰＥがアースに戻ると導通性が低くなる。従ってトランジスタ４２ｂはプログラ ムされ、これはそのスレンホールド電圧が変化するまで、かなりの期間にわたっ て、例えば数年にわたってより低い導通状態及び低いプログラムの状態を保つ。

フリップフロップ１２の高データノードに接続されている不揮発性回路１４にお いて、この例においてプログラマブルトランジスタ４０ｂのチャンネルはＶＰＥ がプログラム段階の開始においてアースに戻ると導通トランジスタ４０ｃを通し て高データノードに接続される。トランジスタ４Ｑｂは、消去段階の間に確立さ れた負のスレンホールド電圧の結果として導通状態になる。この負のスレンホー ルド電圧によづて、トランジスタ４０ｂのチャンネル領域は正の５ボルトの当り において、高データノード２０に接続されているソースフォロトランジスタ４０ ｃに接続される。トランジスタ４Ｑｂのチャンネルはこの例においては約正の４ ボルトであるトランジスタ４０ｃがカットオフする正の電圧に上昇し、これによ りトランジスタ４０ｃに約１ボルトのスレシホールド電圧をＩく、トランジスタ ４０ａ及び４０ｃが両方共非導通状態であるため、トランジスタ４０ｂのチでン ヌルはどの電荷のソースからも切断され分離される。

ＶＰＥが第６図に示されているようにプログラム段階の期間中正の１５ボルトに １かれると、トランジスタ４０ｂのゲートｉよ岡しレベルに上昇し、シリコンチ ャンネルの表面の電位も上方に結合されるが、これは非導通トランジスタ４０ａ 及び４０ｃの故にどの電荷ソースからも分離されるからである。トランジスタ４ ０ｂの下のシリコンチャンネル表面電位はゲート電圧に５接に結合さヘゲート上 の電圧ＶＰＥと共に単純に多動し、窒化物層にまたがる電圧差を低く保つ。

スレシホールド電圧を変えるのに要するゲートとチャンネル間の電圧差は決して 達成されないため、トランジスタ４０ｂは消去の状態を保ちプログラムされるこ とがない。このプログラム段階の期間中シリコンチャンネル表面がどの電荷ソー スからも分離されるという結果トランジスタ４０ｂはプログラムされないように 防止される。

この例におけるトランジスタ４０ｂのプログラミングは、シリコンチャンネル表 面における電圧が電荷をその窒化物層に侵入させる程十分な差を確立するのに十 分低下せしめられた時に生じ得る。斯かる事故を防ぐために、トランジスタ４０ ｃソースからのチャンネル電位の定期的に新しくすることが望ましい。トランジ スタ４０ｂのゲートの下の表面電位がセル１０における他の定位に存在している 他の電圧と比較してかなり高いため、且つ電荷がチャンネルからチップの周囲の 構造に漏れることがあるため回復は必要となる。この回復機能は、第６図に示す ように記憶オペレーションのプログラム段階の期間中ＶＰＨのパルスを形成して 定期的にＶＰＥをアースに戻すことにより達成される。ＶＰＥがアースに戻るた びに、トランジスタ４０ｃのソース４０ｂｃ　（第１図）は正の４ボルトに充電 する。トランジスタ４０ｂのチ麺ンネルも４ボルト電位に戻るが、これは消去手 順の期間中トランジスタ４０１）の窒化物層に蓄積された正を荷が依然として存 在しており、これによりそのスレシホールド電圧を負に保つからである。

ＶＰＥは第６図に示すように所定の数のパルスを通してサイクルするため、プロ グラマブルトランジスタ４０ｂのプログラミングの阻止はグイナミノク的に達成 さ瓢ダイナミンクプログラム阻止と呼ばれる。チップ製造の完全性及び少数キャ リアの発生の速度に依存して、第６図に示すように記憶オペレーションのプログ ラム段階の期間中ＶＰＥを多数の個別パルスを通してサイクルせしめる必要がな いが、プログラマブルトランジスタの寿命サイクルの終点近くでは十分な電荷保 持特性を保証するためにこのようにすることが依然として望ましい。

記憶オペレーションのプログラム段階を完了した後、ＶＰＥはアースに戻る。

プログラマブルトランジスタ４０ｂの窒化物層における電荷は、上に論じられた ダイナミックプログラム阻止翼部性の故に、記憶オペレーションの消去段階の期 間中に確立されたｆ荷からは変化しない。その結果、この例において、トランジ スタ４０ｂは依然として消去された状Ｍ（導通状！りを保ち、トランジスタ４２ ｂは依然としてプログラムされた状Ｂ（非導通状Ｍ）を保つ。

フリップフロ７プ１２の読出し及び書込みの通常のＳＲＡＭオペレージタンは、 この例において、トランジスタ４０ｂ及び４２ｂの消去された及びプログラムさ れた状態にそれぞれ影響することなく、第２図乃至７図に示されている波形の中 間部分によって示されるように生じる。更に、セル１０に対する電力ＶＣＣＦ及 びＶＣＣＰは、停止され、プログラマブルトランジスタの窒化物層に蓄積されて いる電荷は通常の予期された漏れを除いて保たれる。最近の半導体製造プロセス によって、十分な電荷が窒化物層に保たれて、これにより不揮発性回路１４は多 年にわたってデータをフリップフロップ１２に十分に呼び出すことができること を予想するのは妥当である。

呼出しオペレージまンは第２図乃至７図に示されているように設定段階から始ま る。呼出しオペレーションの初めにおいて、クリップフロップが電力の適用の際 に特定の任意の状態をとるためにあるいは通常のＳＲＡＭオペレージタンが記憶 オペレーションの時間と呼出しオペレーションを始める時間との間に生じ得たた めにクリップフロップのデータノードにある程度の揮発性データが存在し得る。

フリップフロップ１２の更なるオペレーションを防止するために、その電力信号 ＶＣＣＦは第７図に示されているように先ず除去される。

これらのデータノードをビットライン、ＢＴ及びＢＣに接続し、ビットラインコ ンダクタ３４及び３６における信号ＢＴ及びＢＣを第２図に示すようにアースま で下げ、そしてワードラインコンダクタ３８における信号ＷＬ（第４図）を適用 してアクセストランジスタ３０及び３２をオンにすることにより残留電位を放出 又はデータノードに合図する二とが更に望ましい、データノード２０支び２２は これらのピントラインが第３図に示されているようにアースに保持されている間 にこれらをピントラインに保持することにより放電される。クリップフロップ１ ２はこの時点で、そのデータノード２０又は２２のどちらもその上により高い電 圧を育さす、両データノードは同じ電圧を体験し、そしてどのデータノードも呼 出しオペレーションの期間中不Ｎ発性回ＷＩｉ４のオペレーションに悪影響を及 ぼさないように調節される。ＶＰＥはプログラマブルトランジスタ４０ＩＱ及び ４２ｂの消去された且つプログラムされたスレシヲルド電圧がこれらのトランジ スタの伝導度にそれらの異なった効果をもたらすようにするために呼出しオペレ ーションの期間中アースに保たれる。

呼出しオペレーションの設定段階は呼出し信号ＶＲＣＬを０ポルトから、トラン ジスタ４０ａ及び４２ａをオンにするのに十分である。第５図に示されているよ うに５ボルトに上昇せしめることにより開始する。信号ＶＰＥ及びＶＣＣＦはこ の時点においては依然としてアースに置かれており、従うで不揮発性回路１４に は影響がない、この後、フリップフロップへの電力ＶＣＣＦは第７図に示すよう に回復し、クリップフロップ１２は付勢さ娠そしてトランジスタ４０ｃ及び４２ ｃはそれらのゲートへのＶＣＣＦの通用によってオンになる。コンダクタ３９、 ｖｃｃｐ、からトランジスタ４０ａ、４０ｂ及び４０ｃを通して真データノード ２０に導通径路が存在するが、これはトランジスタ４０ｂがこの例においては記 憶オペレーションの期間中に確立された消去状Ｍ（オン）に保持されているから である。しかしながらトランジスタ４２ｂは記憶オペレーションの期間中プログ ラムされたため（オフになったため）導通性がより低い。その結果トランジスタ ４２ａ、４２ｂ及び４２ｃを通して相補データノード２２にシよ少ない電流が通 しるかあるいは全く通しない。従ってより大きな電流が真データノード２０に流 れる。この電流はクリップフロップ１２のクロス結合されたトランジスタ１８の ゲートに塊根トランジスタＬ８はデータノード２２を低状態に引く。ノード２２ におけるこの低レベル信号によってトランジスタ１６をオフにするという再生的 な効果が生じ、これにより真データノードは高レベルになる。

セル１０のオペレーションを示すのに選択されたクリップフロップ１２の例示的 な状態が高真データノード２０及び低田補データ、Ｉ−ド２２であったことをで 、い返すこと、記憶オペレーションの開始におけるフリップフロップに存在して いる同じデータノードが呼出しオペレーションの結果としてフリップフロップに 回復又番よ呼び出されることが了解される。

プログラマブルトランジスタ４０ｂ及び４２ｂをコンデンサの代わりの能動電流 スイッチとして用いる結果として実質的な改善が生じる。プログラマブルトラン ジスタをコンデンサとして使用することはこのパラグラフの残りにおいて述べら れる。コンデンサ技術はクリップフロップを設定するために各データノードに接 続されたプログラマブルトランジスタの固有キャパシタンスを利用する。記憶オ ペレージランの期間中に確立されるプログラマブルトランジスタのスレシホール ド電圧は、各プログラマブルトランジスタのキャパシタンスを制御する。スレシ ホールド電圧は各プログラマブルトランジスタのキャパシタンスが実質的に増大 する充電曲線における点を画定する。両プログラマブルトランジスタが呼出しオ ペレーションの開始において同じ電圧に供せられると、一方は、他方の前にキャ パシタンスを示すことを開始するが、これはそのスレシホールド電圧が１圧が最 初に適用された時に先ず到達されるからである。その間にこれら２つのプログラ マブルトランジスタがキャパシタンスを示すことを開始する相対的時間の故に２ つのデータノードの充電速度の差が確立されるが、呼出しの期間中の充電期間に おいてこれらトランジスタのスレシホールド電圧にいったん到達すると、これら のプログラマブルトランジスタはゲートキャパシタンスの相対的差を殆んど示さ ない。正しいデータ状態をフリップフロップに呼出すことはこの容量誘起充電差 に依存する。かなり小さな初期電圧差でも相対的キャパシタンス差を低下せしめ 且つ正しいデータ状態を誤まって呼出す機会を増大せしめることが了解される。

一方、プログラマブルトランジスタを能動電流スイッチとして用いるこの技術は 、有意な改良であるが、これは出力電流の大きさが相対的な意味において乃・な り異なるようにしている力１らである。記憶オペレーションの期間中に確立され るスレンッルド電圧は各プログラマブルトランジスタの伝導度を制御する。スレ シホールド電圧と伝導度の間の相関関係は出力電流の比較的大きな変化がスレシ ホールド電圧における比較的小さな変化から生しるというようなものである。そ の結果、かなりより大きな差動を流がデータノードを駆動し且つフリップフロ２ ．１をコンデンサ法よりも本発明においてはより信頼性の高い状態でセットする ために得られる。説明すると、一対のコンデンサプログラマブルトランジスタか ら得られるキャパシタンス差の大きさは２つのプログラマブルトランジスタのス レノホールド電圧における差の大きさにほぼ直線的に関係するが、能動電流ソー スとして作用するこの対のプログラマブルトランジスタ４０ｂ及び４２ｂがら得 られる電流差の大きさはスレシホールド電圧の差の大きさにほぼ指数的に関連す る。

プログラマブルトランジスタ４０ｂ及び４２ｂをコンデンサの代わりに活動電流 ソースとして用いる結果として別の重要な改良がデータ保持にマ〒なわれる。時 間がたつと、プログラマブルトランジスタのスレシホールド電圧が減少する。最 近の製造技術はスレシホールド電圧が多缶にわたって保持されるという可能性を 提供し得るが、それにも拘らず特定の減少が生じる。コンデンサプログラマブル トランジスタのスレシホールド電圧が減少すると、スレシホールド間の相対的差 が減少するスレシホールド電圧によって形成された差動変位電流における減少と 共に低下し、これによりデータの正しい呼出しが更に困難になる。能動電流ソー スプログラマブルトランジスタのスレシホールｌ″電圧が減少すると、トランジ スタの電流増幅能力は依然として存在しかなりの電流差を供給するが、異なった スレシホールドにおいて、スレシホールドがかなり減少した後で際もフリップフ ロップ１２から正しいデータレヘルを確立する。−例として、本発明のセル１０ は２つ０不揮発性回路１４からの電流差がナノアンペア以下の範囲にある時にデ ータを首尾よく呼び出すことができると計蒐される。コンデンサプログラマブル トランジスタを用いているセルはデータを正しく呼び出す上での断力・るレベル の感度を容易に持つことができない。その結果、コンデンサプログラマブルトラ ンジスタを用いている先行技術のセルからよりもかなり長期間にわたって本発明 の不揮発性回路」４からデータを首尾よ（呼出すことができると予想される。

プログラマブルトランジスタを活動電流スイッチとして用いる別の利点はセルフ リッププロップのデータノーにに供給される電流バランスを達成し、これによ） 　り不平衡電流がデータノードにおいて不良ノイズｆ言号を誘起するという状態 を防止する。

）　セルｉｏに３いてンよデータ反転が避けちれるため、付加的なインバータ及 び他ト　の関連のデータレヘル補正回路をチップ上に必要とすることがなくなる 。これらの付加的な部品によって費やぎれたであろう面積の量は付加的なセル１ ｏにょる占育に得ら相へこれによりより高い集積密度と通してより多くのメモリ 容量を達成することができる。コンデンサプログラマブルトランジスタセルには 典型的なデータ反転が生しる時にメモリアレイ上の信子ものセルの正しいオペレ ーションを試験するという問題は解決するのが極端にむずがしくなり得る。本発 明のセルは、データ反転を無くすことにより、各セルが製造の期間中正しいオペ レーションのために直接に且つ効率的に試験されるようにしている。

フリップフロップを不揮発性回路へのｔｓｖｃｃｐとは別に電源ＶＣＣＦから選 択的に切断し、一方読出しオペレーションの期間中スイッチングトランジスタ４ ０ｃ及び４２ｃを同時にゲーティングする能力も更なる改良である。フリップフ ロップ１２を付勢し且つトランジスタ４０ｃ及び４２ｃを制御するためノ別ノコ ンダクタは必要でなく、その結果セル１ｏによって消費されるスペースが節約さ れる。フリップフロップ１２への電力はフリップフロップが付勢された時に平衡 になるように試みる幾つかの先行技術のセルとは区別して、平衡が生しると呼出 しオペレーションの期間中容易に修了する（藁７図）、平衡の期間中フリップフ ロ、プＩＪＶ　ＣＣＦからデータノードに供給される付加電流は不揮発性回路か らの呼出し電流に逆らう端間があり、これにより誤つたデータ読出しの危険性を 増大する。トランジスタ４Ｑｃ及び４２ｃの伝導度は直接制御されて、電力がフ リップフロップ１２に与えられたと同し時間に差動電流をデータノード２ｏ及び ２２に送り、これにより電力の通用の結果として且つ不揮発性回路１４がらの差 動を流がフリップフロップ１２を設定するように働らく前にフリップ７０ノブ１ ２が内部的に（壬意のデータレヘルに再生することを開始するという可能性を滅 たフリップフロ、ブ１２への電力あるいはトランジスタ４０ｃ及び４２ｃのゲー トへの電力のどちらかを制御するための別々の信号を供給するために付加的な信 号発生器の使用を防止する。別々の信号を時制するという問題も防止され、従っ てフリップフロ、プ１２への電力の適用によっても任意のデータ状態の再生が起 らずあるいは呼出しオペレージランの期間中差動を流が正しいデータ状態を確立 するというその好ましい効果を有する前に不連発性回路１４によってデータノー ドに供給される差動電流に悪影響を及ぼさない。

第８図乃至９図に示されているセルレイアウト内の第１図に示されている回路の 非常に有益な実施から幾つかの有意な改良が生じる。第９図の断面図はセル１０ の実質的に半分を通してのものであり、トランジスタ４２ａ、４２ｂ、４２ｃ、 １８及び３２のみを示しているが、第８図によって示されているセルの対称性か ら同様の機能及び構造がこのセルの半分におけるトランジスタ４０ａ、４０ｂ、 ４０ｃ、１６及び３０にそれぞれ適用可能であることが明白である。

不揮発性回路のトランジスタ４２ａ、４２ｂ及び４２ｃはチンプのだめのシリコ ンＴｓＦＬ５０の浅くＰドープされたａ！４９（接地基準４３でもある）におけ る活性領域４８からの共通チャンネルを共有している。金属コンダクタ３９はト ランジスタ４２ａの活性領域４８にＶＣＣＰ電力を供給する。ゲート酸化層５２ はコンダクタ４４及び２８を拡散頭載４９から分離している。このゲート酸化層 はポリンリコン層の下にあり、従って第８図には図示されていない、コンダクタ ４４及び２日はトランジスタ４２ａ及び４２ｃのゲートをそれぞれ形成している 。

プログラマブルトランジスタ４２ｂば、導体４６によって形成されているそのゲ ートと酸化Ｎ５２の間にトンネル酸イ［Ｊ５３及びメモリ窒イ」５４を含んでい る。

この層は拡散領域４９を確立するＩＥＮを保存する。トンネル酸化層５３は窒化 層５４をチャンネル領域４９から分離し、トランジスタ４２ａ及び４２ｃのゲー トとチャンネル領域４９との間の酸化層５２の厚さに比較してかなり薄い。トラ ンジスタ４２ａ、４２ｂ及び４２Ｃのための他の拡散領域は、断面線に沿ってと られた図のロケーン５ンのために第９図には図示されていない、しかしながら、 こ別々の層に通用されている絶縁材料５５は種々のセルエレメントを分離する。

ワードラインコンダクタ３８は、第９図に示されているように、アクセストラン ジスタ３２のためのゲートを形成している。例えばアクセストランジスタ３２が オンになった時にトランジスタ１８が導通状態になった場合、ビットライン３６ が低状態に引かれる。逆に、アクセストランジスタ３２がオンになった時にトラ ンジスタ１日が非導通状態になった場合、ピントラインは高状態を保つが、これ はトランジスタ１日がトランジスタ３２をアース領域４９に接続しないからであ る。

コンダクタ２８、トランジスタ４２ｃ及び４０ｃのゲート、フリンプフロンプト ランジスタ１８及び１６のゲート、及びポリシリコン負荷２６及び２４は全て共 通的に導通状態である。これらの共通エレメントは１つのポリシリコンライン又 は導体５６において非常に効率的な方法で実施される。この１つのポリシリコン 導体５６はセル１０のポリ１層製造段階として一般的に知られている１つのオペ レーションで全て形成され、これにより時間と製造努力がかなり節約される。

これらのポリシリコン負荷は公知のように、コンダクタ５６のセグメントを抵抗 としであるいは一対の背合せダイオードとしてドーピングすることによりセルの 製造の期間中に形成される。第９図に示されているように、ポリシリコン置載負 荷２４はトランジスタ４２ｃのゲート（２８）をトランジスタ１８のゲー）　（ ２０）から分離する。

これらの共通エレメントを１つのポリシリコン導体５６に集積するとセルの寸法 のかなりの減少が達成される。実際の実施例において、本発明のセル１ｏば同じ 設計規則を用いている従来のＳＲＡＭセルと同じ寸法である。斯かる集積によっ て、本発明のＮＶＲＡＭセルは原発性メモリのみに従来得られてきたほぼ同じ密 度を達成することができる。−ｆｌとして、ＮＶＲＡＭセルの従来知られてきた 最も高い集積密度は約４にであるが、本発明は６４に集積密度を容易に達成する 。

これらのポリシリコン負荷抵抗２４及び２６は、ダイナミックプログラム阻止も 実施されていなかった場合上記のスペース節約方式では用いることができない。

大延の他のＮＶＲＡＭセルにおいて、スタティックプログラム阻止が用いられて いる。スタテイ７クプログラム阻止は、フリ７プフロツプデータノードに高いプ ログラミング電圧を印加することを含んでいる。これらの相対的に高い電圧に耐 える電機絶縁の必要な度合を保証するためにフリップフロップエレメントのより 大き；スペースを必要とするのに加えて、高電圧の存在２よポリノリコン負荷デ バイスの使用を妨げることがある。記憶オペレーンランの説明から理解されたよ うに、ダイナミノクブコグラム阻止によって、この高電圧はプログラマブルトラ ンジスタのゲートのみに躍定される。その結果、フリップフロップエレメントは コンパクトに配分さ九その結果最小のスペースが比較的低い電圧のＳＲＡＭ回路 部品とポリシリコン負荷抵抗を分離する。

本発明のセルの好ましい実施例及び幾つかのその改良がある程度の特異性をもっ て述べられてきた。しかしながら、この説明は好ましい実施例によって成されて おり且つ本発明自体；よ付記された請求の範囲によって規定されることが了解さ れるべきである。

ＢＴ　ＶＣＣＰ　ＢＧ 補正書の翻訳文提出書 （特許法第１８４条の８） 平成　３年１２月　２日

Claims (25)

【特許請求の範囲】
1. １．一対のデータノードにおいて揮発性データ書込み及びデータ読出しＳＲＡＭ 機能を実行するフリップフロップ、及び一対の不揮発性回路であってその一方が 上記フリップフロップの２つのデータノードの各々に電気的に接続されておう、 各不揮発性回路がプログラマプルスレシホールド電圧デバイスであって上記プロ グラマプルデバイスの伝導度をそれに関連して制御するスレシホールド電圧を確 立するための内部手段を含んでいるプログラマプルスレシホールド電圧デバイス を含む１対の不揮発性回路を有する型式のＮＶＲＡＭセルにおいて、記憶オペレ ーションの消去段階の期間中両プログラマプルデバイス上にあるレペルスレシホ ールド電圧を確立するために且つ他方のプログラマプルデバイスがプログラム段 階の期間中作動可能に阻止され記憶オペレーションの消去段階の期間中に確立さ れた第１レベルからそのスレシホールド重圧の変化を避けると同時に記憶オペレ ーションのプログラム段階における上記第１レベルから異なる第２レベルの一方 のプログラマプルデバイスのみにあるスレシホールド電圧を確立するために各プ ログラマプルデバイスをデータノードに選択的に接続するための第１スイッチ手 段、及び 上記第１スイッチ手段と関連して作動可能な第２スイッチ手段であって、各プロ グラマプルデバイスを電源に接続し且つ各プログラマプルデバイスが呼出しオペ レーションの設定段階の期間中電流を各データノードに活発に導通し、導通電流 の量が各ノードに接続されているプログラマプルデバイスのスレシホールド電圧 に関連し、上記２つのデータノードに導通する電流の差が上記フリップフロップ の信号レベルを設定する呼出しオペレーションの期間中データノードに接続する ための第２スイッチ手段 を組み合わせて含むことを特徴とするＮＶＲＡＭセル。
2. ２．上記２つのデータノードに導通する電流の差によって記憶オペレーションの 時点において存在する上記データノードの各々の上に同じ信号レベルが設定され ることを特徴とする請求項１に記載の発明。
3. ３．上記第２スイッチ手段が各プログラマプルデバイスを接続している電源と独 立して上記フリップフロップに電力を導通するための別の手段を更に含むことを 特徴とする請求項１に記載の発明。
4. ４．上記別の手段がまた、上記第１スイッチ手段に接続し且つ上記第１スイッチ 手段のオペレーションを制御することを特徴とする請求項３に記載の発明。
5. ５．上記第１スイッチ手段がゲートを有するトランジスタを含み、上記フリップ フロップがその各々がゲートを有する１対のクロス結合されたトランジスタを含 み、そして 上記別の手段が上記トランジスタ第１スイッチ手段の且つ上記フリップフロップ トランジスタのゲートを共通に接続することを特徴とする請求項３に記載の発明 。
6. ６．上記フリップフロップが各データノードに接続されている負荷手段を含み、 そして 上記別の手段によって導通する電力が上記負荷手段に供給されて上記フリップフ ロップに電力を与える ことを特徴とする請求項３に記載の発明。
7. ７．各負荷手段がポリシリコン負荷を含むことを特徴とする請求項６に記載の発 明。
8. ８．上記別の手段がポリシリコンコンダクタを含み且つ上記負荷手段が上記ポリ シリコンコンダクタのセグメントに形成されていることを特徴とする請求項６に 記載の発明。
9. ９．上記第１スイッチ手段が各データノードに接続されているトランジスタであ って、各トランジスタ第１スイッチ手段がゲートを含むトランジスタを含んでお り、 上記フリップフロップが各々がゲートを有する１対のクロス結合されたトランジ スタ、及び各データノードに接続されている負荷手段であって各々がポリシリ負 荷を含む負荷手段を含み、 上記別の手段が上記フリップフロップに電力を供給するために上記負荷手段を組 み込んでおり、 上記別の手段がポリシリコンコンダクタを含み、そして上記負荷手段が上記ポリ シリコンコンダクタのセグメントに形成されており、上記別の手段はまた、上記 トランジスタ第１スイッチ手段のゲート及び上記フリップフロップトランジスタ のゲートを接続していることを特徴とする請求項３に記載の発明。
10. １０．上記第１及び第２スイッチ手段が上記プログラマプルスレシホールド電圧 デバイスヘのアクセスを制御し、そして上記第１及び第２スイッチ手段が独立に 制御可能であることを特徴とする請求項１に記載の発明。
11. １１．各プログラマプルデバイスがゲート制御端子を含み、そして両プログラマ プルデバイスのゲート端子が共に共通に接続されておりそして記憶オペレーショ ンのプログラム段階の間、反復パルス信号が上記プログラマプルデバイスのゲー ト制御端子に適用されていることを特徴とする請求項１に記載の発明。
12. １２．一対のデータノードにおいて揮発性データ書込み及びデータ読出しＳＲＡ Ｍ機能を実行するフリップフロップ、及び１対の不揮発性回路であってその一方 が上記フリップフロップの各データノードに電気的に接続されており、各不揮発 性回路がそれに関連して上記プログラマプルデバイスの伝導度を制御するスレシ ホールド電圧を確立するための内部手段を含むプログラマプルスレシホールド電 圧デバイス、プログラマプルデバイスを各データノードに選択的に接続して、こ れにより上記データノードにおけるデータ信号レベルを表わす両プログラマプル デバイス上にスレシホールド電圧を選択的に確立するためのスイッチ手段を含む １対の不揮発性回路を有する型式のＮＶＲＡＭセルにおいて、各プログラマプル デバイスヘの電流源とは独立して上記フリップフロップに電力を導通するための 別の手段 を組み合わせて含むことを特徴とするＮＶＲＡＭ。
13. １３．上記別の手段がまた、上記スイッチ手段に接続しており且つ上記フリップ フロップに電力の供給を与える際に上記スイッチ手段を作動可能に導通状態にす ることを特徴とする請求項１２に記載の発明。
14. １４．上記別の手段に組み込まれており且つ各データノードに接続されている負 荷手段を更に含むことを特徴とする請求項１３に記載の発明。
15. １５．上記負荷手段がポリシリコン負荷を含むことを特徴とする請求項１４に記 載の発明。
16. １６．上記別の手段がポリシリコンコンダクタを含み且つ上記負荷手段が上記ポ リシリコンコンダクタのセグメントに形成されていることを特徴とする請求項１ ４に記載の発明。
17. １７．上記フリップフロップが上記データノードに接続されている一対のクロス 結合されたトランジスタを含んでおり、各フリップフロップトランジスタがゲー トを有しており、上記フリップフロップトランジスタのゲートがポリシリコンか ら形成されており、 上記スイッチ手段がポリシリコンから形成されているゲートを有するトランジス タを含み、 上記別の手段がポリシリコンから形成されているコンダクタを含んでおり、そし て 上記別の手段のコンダクタ、上記負荷手段、上記スイッチ手段トランジスタのゲ ート及び上記フリップフロップトランジスタのゲートが単層において同じポリシ リコンから形成されている ことを特徴とする請求項１６に記載の発明。
18. １８．負データノード及び相補データノードを有するフリップフロップであって 、各々がデータノードに接続されている制御端子及び出力端子を有する一対のク ロス結合されたトランジスタを含むフリップフロップ、各データノードに接続さ れており且つ少なくとも１つのプログラマプルスレシホールド電圧デバイス、第 １トランジスタスイッチ手段及び第２トランジスタスイッチ手段を含む不揮発性 回路であって、上記第１トランジスタスイッチ手段が上記第１トランジスタスイ ッチ手段の制御端子に適用された信号によって付勢された時に上記プログラマプ ルデバイスをデータノードに選択的に接続し、上記第２トランジスタスイッチ手 段が上記第２トランジスタスイッチ手段の制御端子に適用された信号によって付 勢された時に上記プログラマプルデバイスに第１電源を選択的に接続し、上記プ ログラマプルデバイスが上記プログラマプルデバイスに異なったレベルのスレシ ホールド電圧を確立するためにプログラムを適用し且つ信号を消去するためのゲ ート端子を有している不揮発性回路、上記第１電源から独立している第２電源か ら各データノードに電力を導通するための別の手段であって、各第１トランジス タスイッチ手段の且つ上記クロス結合されたフリップフロップトランジスタの制 御手段を共通に接続するためのコンダクタ手段を含む別の手段、 上記第２電源と上記データノードとの間において上記コンダクタ手段に一体的に 形成されており且つこれを通して電力が上記フリップフロップに供給される負荷 手段、 上記プログラマプルデバイスのゲート端子を共通に接続するための且つ上記プロ グラム及び消去信号をそこに導通するように作動可能な手段、及び上記第２トラ ンジスタスイッチ手段の制御手段を共通に接続するための且つ上記信号をそこに 導通するように作動可能な手段を含むことを特徴とするＮＶＲＡＭセル。
19. １９．記憶オペレーションの間、上記データノードにおける互いに反対のデータ レベル信号が各プログラマプルデバイスが接続されているノードにおけるデータ レベル信号に従って各プログラマプルデバイスに確立された関連の異なったスレ ショルド電圧に転送され、 呼出しオペレーションの間、各プログラマプルデバイス上の異なったスレシホー ルド電圧が各プログラマプルデバイスの電流伝導度に影響して、これにより異な った大きさの電流が各データノードに流れ且つ上記記憶オペレーションが生じた 時に存在した各データノードにおける同じデータレベル信号でもって上記フリッ プフロップを設定する。 ことを特徴とする請求項１８に記載の発明。
20. ２０．上記第２トランジスタスイッチ手段の制御端子に適用された信号が上記第 ２トランジスタスイッチ手段を記憶オペレーションの間非導通状態にし、上記第 １トランジスタスイッチ手段の制御端子に適用された信号が上記第１トランジス タスイッチ手段を上記記憶オペレーションの間導通状態にし、上記記憶オペレー ションの間上記プログラマプルデバイスのゲート端子に初めに適用された消去信 号が先ず両プログラマプルデバイス上の共通スレシホールド電圧を確立し、そし て 記憶オペレーションの間且つ上記消去信号の後に上記プログラマプルデバイスの ゲート端子に次に適用されたプログラム信号が一方のデータノードにおけるデー タレベル信号に従って一方のプログラマプルデバイス上に異なったスレシホール ド電圧を確立し、同時に他方のプログラマプルデバイス上のスレショルド電圧を 上記消去信号によって確立されたレベルから未変化のままにすることを特徴とす る請求項１９に記載の発明。
21. ２１．上記プログラム信号が上記記憶オペレーションの間生じる一連の電圧パル スを含むことを特徴とする請求項２０に記載の発明。
22. ２２．上記第２トランジスタスイッチ手段の制御端子に適用された信号が上記フ リップフロップがセットされた時に上記呼出しオペレーションの設定段階の間上 記第２トランジスタスイッチ手段を導通状態にし、上記第１トランジスタスイッ チ手段の制御端子に適用された信号が上記記憶オペレーションの間上記第１トラ ンジスタスイッチ手段を導通状態にし、そして上記記憶オペレーションのプログ ラム段階の間上記プログラマプルデバイスのゲート端子に適用されたプログラム 及び消去信号によって両プログラマプルデバイス上のスレシホールド電圧が上記 記憶オペレーションの間に確立されたスレシホールド電圧に従って上記プログラ マプルデバイスの電流伝導度に影響し且つ異なった電流を各データノードに生じ る ことを特徴とする請求項２０に記載の発明。
23. ２３．上記フリップフロップのクロス結合されたトランジスタの各々が制御端子 を有し、上記フリップフロップトランジスタの制御端子が上記データノードに接 続されており、そして 上記コンダクタ手段、上記負荷手段、上記第１トランジスタスイッチ手段の制御 端子、及び上記フリップフロップトランジスタの制御端子がポリシリコンの共通 コンダクタから形成されている ことを特徴とする請求項１８に記載の発明。
24. ２４．上記負荷手段がポリシリコン負荷を含むことを特徴とする請求項２３に記 載の発明。
25. ２５．上記プログラマプルスレシホールド電圧デバイスが窒化ケイ素を含むこと を特徴とする請求項１８に記載の発明。