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Die Erfindung betrifft eine Anordnung einer Doppelbitzelle in einem NV-SRAM Speicherschaltkreis, bestehend aus einer ersten und einer zweiten SRAM Speicherzellenanordnung zur Speicherung je eines Informationsbits, vorzugsweise als Flip-Flop Speicherzellen ausgeführt, und einer ersten und zweiten nichtflüchtigen Speichereinheit zur Sicherung der gespeicherten Informationsbits aus den SRAM Speicherzellenanordnungen in einen nichtflüchtigen Speicher und zur Rücksicherung der Informationsbits aus dem nichtflüchtigen Speicher in die SRAM Speicherzellenanordnungen des NV-SRAM Speicherschaltkreises, wobei die nichtflüchtigen Speichereinheiten jeweils mit Steuerleitungen STORE, RECALL und nvPROG verbunden sind, wobei die erste und zweite SRAM Speicherzellenanordnung und die erste und zweite nichtflüchtige Speichereinheit entlang einer Längsachse angeordnet sind.
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Die vorliegende Erfindung bezieht sich auf den Entwurf eines NV-SRAMs in dem die Speicherzellen mit hoher Packungsdichte angeordnet werden können.
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NV-SRAM Anordnungen sind aus der
US 5,065,362 und einer Veröffentlichung der Fa. SIMTEK aus dem Jahr 1999 ”QuantumTrap nvSRAM Technology” bekannt.
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Gemäß diesem Stand der Technik ist ein NV-SRAM ein asynchroner SRAM mit der Möglichkeit, die gespeicherten Informationen bei abgeschalteter Betriebsspannung zu behalten. Unter normalen Betriebsbedingungen des Speichers, also mit zugeschalteter Betriebsspannung unterscheiden sich NV-SRAM und SRAM nicht.
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Ein NV-SRAM verfügt aber zusätzlich über die Eigenschaft, die Informationsbits aus den SRAM-Zellen in einen nichtflüchtigen Speicherbereich zu verschieben. Dieser Vorgang kann gesteuert durch eine Softwaresequenz oder ein Erkennen eines Betriebsspannungsausfalls erfolgen.
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Der Sicherungsvorgang erfolgt im so genannten STORE Zyklus. Die in den nichtflüchtigen Speicherbereich verschobenen Informationsbits bleiben dort auch ohne ein Anliegen der Betriebsspannung erhalten.
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Ein Rücksicherungsvorgang, also ein Übertragen der Informationsbits aus dem nichtflüchtigen Speicherbereich in die SRAM-Zellen, erfolgt im RECALL Zyklus. Dieser wird durch eine Softwaresequenz oder ein Zuschalten der Betriebsspannung gesteuert.
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Eine derartige NV-Funktionalität wird dadurch erreicht, dass die kreuzgekoppelten Aus- bzw. Eingangsknoten der SRAM Inverter mit Hilfe der NV-Transistoren auf High- bzw. Low-Pegel gezogen werden können. Jeder SRAM Inverterknoten hat einen entsprechenden NV-Transistor mit zwei zusätzlichen Auswahltransistoren. Die Auswahltransistoren werden für die Umschaltung zwischen STORE Zyklus, RECALL Zyklus und normalem SRAM Betrieb benötigt. Somit muss nach diesem bisher bekannten Stand der Technik das SRAM Zellen Layout um jeweils 6 Transistoren einer nichtflüchtigen Speichereinheit pro SRAM Zelle erweitert werden, um eine NV-SRAM Bitzelle zu erhalten.
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Für die Ansteuerung dieser Transistoren einer nichtflüchtigen Speichereinheit werden 4 Leitungen benötigt. Das sind die Leitungen STORE, RECALL, nvPROG und die Betriebsspannung VCCA. Bei einer spiegelsymmetrischen Anordnung zweier Bitzellen, mit ihren zugehörigen nichtflüchtigen Speichereinheiten, zu einer Doppelbitzelle werden 7 zusätzliche Leitungen pro Doppelbitzelle benötigt.
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Der Nachteil einer derartigen Anordnung einer Doppelbitzelle ist, dass resultierend aus der unterschiedlichen Breite der Speicheranordnungen und der nichtflüchtigen Speichereinheiten, welche jeweils pro SRAM Speicheranordnung benötigt werden und aus 6 Transistoren besteht, entstehen nicht genutzte Layoutflächen, welche auch nicht durch andere Bauelemente genutzt werden können.
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Aus der
US 2006/0023503 A1 ist eine SRAM-Speicheranordnung bekannt, bei welcher nichtflüchtige SRAM-Zellen in Zeilen und Spalten auf einem Substrat angeordnet sind, wobei jede Zelle ein erstes und ein zweites nichtflüchtiges Speicherelement beinhaltet.
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Ein Leistungsdetektionsschaltung erkennt eine Stromunterbrechung und steuert den Sicherungsvorgang innerhalb der integrierten Schaltungen in die nichtflüchtigen SRAM-Zellen.
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Der Erfindung liegt somit die Aufgabe zugrunde, eine Anordnung zu schaffen, mit welcher der Platzbedarf einer NV-SRAM Doppelbitzelle auf einem Chip verringert wird.
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Gemäß der Erfindung wird die Aufgabe bei einer Anordnung einer Doppelbitzelle in einem NV-SRAM Speicherschaltkreis der eingangs genannten Art dadurch gelöst, dass die erste und zweite nichtflüchtige Speichereinheit nebeneinander auf verschiedenen Seiten der Längsachse angeordnet sind und dass die erste und zweite nichtflüchtige Speichereinheit jeweils mit einer gemeinsamen Steuerleitung STORE, RECALL und nvPROG verbunden sind.
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Die Anordnung des NV-Arrays nach dem Stand der Technik ist in 1 für den elektrischen Schaltungsteil und in der 3 für das Layout dargestellt. Jeder SRAM Zelle sind 6 zusätzlichen Transistoren in einem so genannten NV-Array, erfindungsgemäß als nichtflüchtige Speichereinheit bezeichnet, zugeordnet. Für die Ansteuerung dieser Transistoren werden 4 Leitungen benötigt. Das sind die Leitungen für STORE, RECALL, nvPROG und die Leitung für die Betriebsspannung VCCA.
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Sowohl in die 1 als auch in die 3 kann eine Symmetrieachse derart eingezeichnet werden, dass die erste SRAM Speicherzellenanordnung und die erste nichtflüchtige Speichereinheit auf einer ersten Seite und die zweite SRAM Speicherzellenanordnung und die zweite nichtflüchtige Speichereinheit auf der zweiten Seite der Symmetrieachse angeordnet sind.
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Weiterhin kann in die 3 eine gedachte Längsachse eingefügt werden, entlang derer die erste Speicherzellenanordnung, die erste nichtflüchtige Speichereinheit, die zweite nichtflüchtige Speichereinheit und die zweite Speicherzellenanordnung einer Doppelbitzelle in einer Reihe angeordnet sind.
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Bei einer spiegelsymmetrischen Anordnung einer Doppelbitzelle entlang der Längsachse, entsprechend 1 und 3, werden 7 zusätzliche Leitungen pro Doppelbitzelle im Speicherarray benötigt.
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Die nicht genutzten Layoutflächen in den NV-Teilen der 3 resultieren aus der unterschiedlichen Breite, welche jeweils für die SRAM Bitzellen der SRAM Speicherzellenanordnungen und für die 6 Transistor der nichtflüchtigen Speichereinheit benötigt werden. Die ungenutzten Flächen können nicht durch andere Transistoren, beispielsweise aus der SRAM Zelle, belegt werden.
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Erfindungsgemäß ergibt sich ein wesentlich dichteres Layout dadurch, dass die nichtflüchtigen Speichereinheiten für zwei spiegelsymmetrisch angeordnete SRAM Bitzellen derart angeordnet werden, dass sie nicht mehr auf verschiedenen Seiten der Symmetrieachse angeordnet sind sondern die symmetrische Anordnung durch eine Verlagerung der nichtflüchtigen Speichereinheiten zu einer Speicherzellenanordnung hin aufgehoben wird, wobei die erste und zweite nichtflüchtige Speichereinheit nunmehr auf verschiedenen Seiten einer gedachten Längsachse gemäß 4 angeordnet sind. Die Breite der nichtflüchtigen Speichereinheiten für zwei SRAM Speicherzellenanordnungen einer Doppelbitzelle, nach der erfindungsgemäßen Anordnung der nichtflüchtigen Speichereinheiten, entspricht im Wesentlichen der Breite einer SRAM Speicherzellenanordnung. Mit einer derartigen Anordnung wird eine Reduzierung der benötigten Chipfläche für eine Doppelbitzelle erreicht.
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Die Anordnung der nichtflüchtigen Speichereinheiten erfolgt so, dass sich keine Veränderung in der Funktionalität der Doppelbitzelle ergibt.
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Der prinzipielle Aufbau der erfindungsgemäßen Doppelbitzelle ist für die Schaltung in der 2 dargestellt.
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Durch die Anordnung der NV Transistorenarrays im Layout gemäß 4, lässt sich pro Doppelbitzelle eine RECALL, eine STORE und eine nvPROG Leitung einsparen, da diese für beide nichtflüchtigen Speichereinheiten gemeinsam genutzt werden können. Die Reduzierung der Leitungsanzahl sowie die Neuanordnung der nichtflüchtigen Speichereinheiten führt zu einer Flächeneinsparung pro Doppelbitzelle.
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In einer Ausgestaltung der Erfindung ist vorgesehen, dass eine erste und eine zweite Wortleitung unmittelbar nebeneinander angeordnet sind.
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Die Wortleitungstransistoren der ersten SRAM Speicherzellenanordnung werden zur weiteren Optimierung des Doppelbitzellen-Layouts zur zweiten SRAM Speicherzellenanordnung hin verschoben. Durch eine entsprechende Verdrahtung wird gewährleistet, dass die Wortleitungstransistoren der ersten SRAM Speicherzellenanordnung auch weiterhin nur für die erste SRAM Speicherzellenanordnung genutzt werden.
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In einer weiteren Ausgestaltung der Erfindung ist vorgesehen, dass eine erste und eine zweite Wortleitung über den Wortleitungstransistoren angeordnet sind.
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Die Erfindung soll nachfolgend anhand eines Ausführungsbeispiels näher erläutert werden. In den zugehörigen Zeichnungen zeigt
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1 einen Schaltplan einer NV-SRAM Doppelbitzelle aus dem Stand der Technik,
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2 einen Schaltplan einer erfindungsgemäßen NV-SRAM Doppelbitzelle,
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3 eine Layoutdarstellung einer NV-SRAM Doppelbitzelle aus dem Stand der Technik und
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4 eine Layoutdarstellung einer erfindungsgemäßen NV-SRAM Doppelbitzelle.
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Grundlage für die erfindungsgemäße Doppelbitzelle 1 ist ein SRAM Bitzellentwurf einer ersten Speicherzellenanordnung 2, der für einen 1 Mbit SRAM in der 0.18 μm Technologie entwickelt wurden ist. Erweitert man diese erste Speicherzellenanordnung 2, wie im Stand der Technik beschrieben, durch einen NV-Teil, welcher eine aus 6 Transistoren bestehende erste nichtflüchtige Speichereinheit 4 ist, und spiegelt diese Anordnung an der Symmetrieachse 6, in der bisher bekannten Weise, so erhält man eine Doppelbitzelle 1, welche keine Platz sparende Layoutstruktur aufweist.
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Eine derartige Doppelbitzelle ist in der 3 dargestellt. Ein zugehöriger Schaltplan ist in 1 gezeigt.
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Die 3 zeigt auch die pro nichtflüchtige Speichereinheit 4 und 5 notwendigen Leitungen RECALL 8, STORE 9 und nvPROG 10 sowie die gemeinsam genutzte Betriebsspannungsleitung VCCA 13. Weiterhin dargestellt ist die Zusatzebene 14, welche zur Ausbildung der nichtflüchtigen Speichertransistoren genutzt wird. Jeweils unmittelbar neben den Speicherzellenanordnungen 2 und 3 ist die zugehörige Wortleitung 11 und 12 und die nicht näher bezeichneten jeweils zugehörigen Wortleitungstransistoren angeordnet.
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Die Abstände zwischen den Transistoren der nichtflüchtigen Speichereinheiten 4 und 5 werden größer als notwendig. Somit entstehen eine freie Chipflächen innerhalb jeder Doppelbitzelle 1, die nicht durch andere aktive oder passive Bauelemente genutzt werden können.
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Die nichtflüchtigen Speichereinheiten 4 und 5 bestehen aus je 6 Transistoren. Dabei werden in jeder nichtflüchtigen Speichereinheit 4 oder 5 je 4 Transistoren als Auswahltransistoren und 2 Transistoren als Speichertransistoren genutzt. Diese Speichertransistoren werden von jeweils einem Auswahltransistor sowohl in Richtung der ersten oder zweiten SRAM Speicherzellenanordnung als auch in Richtung VCCA Betriebsspannung 13 abgeblockt.
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Der jeweilige Auswahltransistor in Richtung SRAM Speicherzellenanordnung wird mit der STORE Leitung 9 angesteuert. Der Auswahltransistor in Richtung VCCA Betriebsspannung 13 wird mit der RECALL Leitung 8 angesteuert. Die Programmierung des Speichertransistors erfolgt über die nvPROG Leitung 10.
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In der dargestellten Ausführungsform ist der Speichertransistor ein Dünnfilmtransistor, der ein ladungsspeicherndes Dielektrikum besitzen. Vorzugsweise handelt es sich dabei um einen SONOS Transistor. Das ist ein Transistor bei welchem das Gateoxide aus einem Stapel von Siliziumoxid/Siliziumnitride/Siliziumoxid gebildet wird. Es sind aber auch andere Dielektrikumstapel möglich, die eine Ladungsspeicherung erlauben. So lässt sich zum Beispiel das Siliziumnitride durch Siliziumoxinitride ersetzen.
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Als Speichertransistors kann auch ein Transistor mit floatendem Gate verwendet werden. Bei diesem Transistortyp wird die nichtflüchtige Datenspeicherung dadurch erreicht, dass Elektronen auf einer nicht angeschlossenen Gateelektrode deponiert werden.
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Die Ausführung des Speichertransistors erlaubt auch die Verwendung eines dielektrisch polarisierenden Elements. Das ist zum Beispiel ein ferroelektrisches Speicherelement. Die Datenspeicherung erfolgt über eine spannungsabhängige Polarisationsänderung des ferroelektrischen Materials.
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An Stelle eines Speichertransistors kann auch ein Bauelement verwendet werden, welches sich nur ein einziges Mal programmieren lässt, wie beispielsweise ein Fuse, Antifuse oder ein FAMOS Transistor.
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Die Konfiguration des SONOS Speichertransistors in einer oben genannten nvSRAM Zelle reduziert die Anforderungen an den SONOS Transistor bezüglich Endurance, Lese- und Programmierstörung erheblich. Da der SONOS Transistor während des SRAM Lese- und Schreibzugriffs vollständig vom der SRAM Speicherzellenanordnung abgetrennt ist, erleidet das Speicherelement in dieser Betriebsart keinerlei Störungen. Die nichtflüchtige Speichereinheit 4 oder 5 wird nur im Programmierzyklus mit dem Dateninhalt der SRAM Speicherzellenanordnung beschrieben. Dieser Dateninhalt kann dann zu jeder beliebigen nachfolgenden Zeit in den SRAM Speicherzellenanordnung zurück geschrieben werden.
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Gemäß der vorliegenden Erfindung wird die pro Doppelbitzelle 1 benötigte Chipfläche dadurch vermindert, dass die erste und zweite nichtflüchtige Speichereinheit 4 und 5 einer Doppelbitzelle 1 neu angeordnet werden.
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Während die erste und die zweite nichtflüchtige Speichereinheit 4 und 5 im Stand der Technik in einer Reihe, auf einer durch die Doppelbitzelle 1 gedachten Längsachse 7, und auf verschiedenen Seiten einer durch die Doppelbitzelle 1 verlaufenden Symmetrieachse 6 angeordnet sind, wird erfindungsgemäß die Symmetrie der Doppelbitzelle 1 aufgehoben, indem die nichtflüchtigen Speichereinheiten 4 und 5 zu einer Speicherzellenanordnung 2 oder 3 hin verschoben und auf verschiedenen Seiten der Längsachse 7 angeordnet werden.
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Diese neue Anordnung ist in der 4 dargestellt. Die 2 zeigt einen zugehörigen Schaltplan welcher sich funktional nicht von dem in 1 dargestellten unterscheidet.
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Durch die Anordnung der nichtflüchtigen Speichereinheiten 4 und 5 in der oben beschriebenen Weise, lässt sich pro Doppelbitzelle 1 eine RECALL 8, eine STORE 9 und eine nvPROG Leitung 10 einsparen, da diese Leitungen 8, 9 und 10 nun von beiden nichtflüchtigen Speichereinheiten 4 und 5 gemeinsam genutzt werden. Die Zusatzebene 14, zur Ausbildung der nichtflüchtigen Speichertransistoren ist wiederum über der nvPROG Leitung 10 dargestellt.
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Weiterhin werden die Wortleitungstransistoren, und somit auch die zugehörigen Wortleitung 11, beispielsweise der ersten Speicherzellenanordnung 2 zur zweiten Speicherzellenanordnung 3 hin verschoben.
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Durch eine entsprechende Verdrahtung wird gewährleistet, dass diese Wortleitungstransistoren weiterhin nur für die zugehörige Speicherzellenanordnung genutzt werden. Somit liegen die Wortleitungen 11 und 12 unmittelbar nebeneinander. Im Beispiel sind sie über den zugehörigen Wortleitungstransistoren angeordnet.
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Durch diese neue Anordnung der nichtflüchtigen Speichereinheiten 4 und 5 und die gemeinsame Nutzung der Leitungen RECALL 8, STORE 9 und nvPROG 10 innerhalb einer Doppelbitzelle lässt sich eine Flächeneinsparung von ca. 20% erreichen.
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Bezugszeichenliste
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- 1
- Doppelbitzelle
- 2
- erste SRAM Speicherzellenanordnung
- 3
- zweite SRAM Speicherzellenanordnung
- 4
- erste nichtflüchtige Speichereinheit
- 5
- zweite nichtflüchtige Speichereinheit
- 6
- Symmetrieachse
- 7
- Längsachse
- 8
- RECALL Leitung
- 9
- STORE Leitung
- 10
- nvPROG Leitung
- 11
- erste Wortleitung
- 12
- zweite Wortleitung
- 13
- VCCA Betriebsspannung
- 14
- Zusatzebene
