JPH04364532A - セントラルプロセッサのデータ処理方法 - Google Patents
セントラルプロセッサのデータ処理方法Info
- Publication number
- JPH04364532A JPH04364532A JP14045591A JP14045591A JPH04364532A JP H04364532 A JPH04364532 A JP H04364532A JP 14045591 A JP14045591 A JP 14045591A JP 14045591 A JP14045591 A JP 14045591A JP H04364532 A JPH04364532 A JP H04364532A
- Authority
- JP
- Japan
- Prior art keywords
- data
- central processor
- accumulator
- instruction
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000003672 processing method Methods 0.000 title abstract description 18
- 230000015654 memory Effects 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims abstract description 8
- 238000004904 shortening Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 14
- OFFWOVJBSQMVPI-RMLGOCCBSA-N Kaletra Chemical compound N1([C@@H](C(C)C)C(=O)N[C@H](C[C@H](O)[C@H](CC=2C=CC=CC=2)NC(=O)COC=2C(=CC=CC=2C)C)CC=2C=CC=CC=2)CCCNC1=O.N([C@@H](C(C)C)C(=O)N[C@H](C[C@H](O)[C@H](CC=1C=CC=CC=1)NC(=O)OCC=1SC=NC=1)CC=1C=CC=CC=1)C(=O)N(C)CC1=CSC(C(C)C)=N1 OFFWOVJBSQMVPI-RMLGOCCBSA-N 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、セントラルプロセッ
サのデータ処理方法に関する。
サのデータ処理方法に関する。
【０００２】
【従来の技術】一般にマイクロコンピュータは、データ
、情報の記憶を行うＲＯＭ、ＲＡＭ等よりなるメモリ部
と、コンピュータの内部、及び外部との間でデータ、情
報の授受を行う入出力部と、全体をプログラムに従って
作動させるセントラルプロセッサとからなる。通常、セ
ントラルプロセッサは、メモリ部の制御，演算プログラ
ムを解読する命令デコード回路と、論理演算，数値演算
，比較，判断などの処理を行う演算回路と、全体をプロ
グラムに従って、作動させるための指令を出力する制御
回路と、演算途中のデータなどをセントラルプロセッサ
内にて一時記憶するレジスタとからなり、演算回路には
四則演算や論理演算などの結果を一時的に記憶するアキ
ュームレータを備える。
、情報の記憶を行うＲＯＭ、ＲＡＭ等よりなるメモリ部
と、コンピュータの内部、及び外部との間でデータ、情
報の授受を行う入出力部と、全体をプログラムに従って
作動させるセントラルプロセッサとからなる。通常、セ
ントラルプロセッサは、メモリ部の制御，演算プログラ
ムを解読する命令デコード回路と、論理演算，数値演算
，比較，判断などの処理を行う演算回路と、全体をプロ
グラムに従って、作動させるための指令を出力する制御
回路と、演算途中のデータなどをセントラルプロセッサ
内にて一時記憶するレジスタとからなり、演算回路には
四則演算や論理演算などの結果を一時的に記憶するアキ
ュームレータを備える。
【０００３】図６は、従来の代表的なセントラルプロセ
ッサの概略全体構成図を示し、その動作を四則演算の内
、加算の場合を一例として挙げ、その結果を出力するま
でを簡単に下記に示す。
ッサの概略全体構成図を示し、その動作を四則演算の内
、加算の場合を一例として挙げ、その結果を出力するま
でを簡単に下記に示す。
【０００４】１．メモリ部内、例えばＲＯＭ内の制御プ
ログラムの内容（命令）を命令レジスタＩＲに一時記憶
した後、命令デコード回路ＩＤによって読み取り、解読
する。 ２．解読した命令を制御回路である制御タイミングＣＴ
に入力し、入力制御信号を入力部（図示せず）へ与え、
入力部からデータバスバッファーＤＢを介してデータＡ
’を読み取り、アキュームレータＡＣＣに収納する。
ログラムの内容（命令）を命令レジスタＩＲに一時記憶
した後、命令デコード回路ＩＤによって読み取り、解読
する。 ２．解読した命令を制御回路である制御タイミングＣＴ
に入力し、入力制御信号を入力部（図示せず）へ与え、
入力部からデータバスバッファーＤＢを介してデータＡ
’を読み取り、アキュームレータＡＣＣに収納する。
【０００５】３．制御プログラムの次の内容（命令）を
命令レジスタＩＲに一時記憶した後、命令デコード回路
ＩＤによって読み取り、解読する。
命令レジスタＩＲに一時記憶した後、命令デコード回路
ＩＤによって読み取り、解読する。
【０００６】４．解読した命令を制御回路である制御タ
イミングＣＴに入力し、読み取り制御信号をメモリ部の
例えば、ＲＡＭへ与え、ＲＡＭ内のデータＢ’をデータ
バスバッファーを介してテンポラリーレジスタＴＲに収
納する。
イミングＣＴに入力し、読み取り制御信号をメモリ部の
例えば、ＲＡＭへ与え、ＲＡＭ内のデータＢ’をデータ
バスバッファーを介してテンポラリーレジスタＴＲに収
納する。
【０００７】５．制御プログラムの次の内容（命令）を
命令レジスタＩＲに一時記憶した後、命令デコード回路
ＩＤによって読み取り、解読する。
命令レジスタＩＲに一時記憶した後、命令デコード回路
ＩＤによって読み取り、解読する。
【０００８】６．解読した命令を制御タイミングＣＴに
入力し、入力制御信号をアキュームレータＡＣＣ及びテ
ンポラリーレジスタＴＲへ与えると共に、ＡＬＵコント
ロールを介して、演算回路ＡＬＵの加算機ＡＬＵ１へ制
御信号を与え、各データＡ’，Ｂ’を入力することによ
って計算し、データＡ’＋Ｂ’をアキュームレータＡＣ
Ｃに収納する。
入力し、入力制御信号をアキュームレータＡＣＣ及びテ
ンポラリーレジスタＴＲへ与えると共に、ＡＬＵコント
ロールを介して、演算回路ＡＬＵの加算機ＡＬＵ１へ制
御信号を与え、各データＡ’，Ｂ’を入力することによ
って計算し、データＡ’＋Ｂ’をアキュームレータＡＣ
Ｃに収納する。
【０００９】７．制御プログラムの次の内容（命令）を
命令レジスタＩＲに一時記憶した後、命令デコード回路
ＩＤによって読み取り、解読する。
命令レジスタＩＲに一時記憶した後、命令デコード回路
ＩＤによって読み取り、解読する。
【００１０】８．解読した命令を制御タイミングに入力
し、制御信号をメモリ部のＲＡＭへ与え、ＲＡＭのＡ’
番地にデータＡ’＋Ｂ’が書き込まれる。
し、制御信号をメモリ部のＲＡＭへ与え、ＲＡＭのＡ’
番地にデータＡ’＋Ｂ’が書き込まれる。
【００１１】７．制御プログラムの次の内容（命令）を
命令レジスタＩＲに一時記憶した後、命令デコード回路
ＩＤによって読み取り、解読する。
命令レジスタＩＲに一時記憶した後、命令デコード回路
ＩＤによって読み取り、解読する。
【００１２】８．解読した命令を制御タイミングＣＴに
入力し、出力制御信号を出力部（図示せず）に与え、ア
キュームレータＡＣＣよりデータバッファＤＢを介して
データＡ’＋Ｂ’が出力される。
入力し、出力制御信号を出力部（図示せず）に与え、ア
キュームレータＡＣＣよりデータバッファＤＢを介して
データＡ’＋Ｂ’が出力される。
【００１３】
【発明が解決しようとする課題】しかしながら、上記従
来のセントラルプロセッサにおいては、アキュームレー
タのビット長がメモリ内のデータビット長と同一であり
、例えば演算処理として加算の場合、前述の動作に示し
たように、ある命令によってメモリ内のデータをアキュ
ームレータ、またはテンポラリーレジスタに収納し、次
の命令によって別のメモリ内のデータを別のアキューム
レータに収納し、また次の命令によって、各データを演
算装置（ＡＬＵ）に入力し、加算処理を実行する。従っ
て、３個の動作を必要とするのが現状であった。
来のセントラルプロセッサにおいては、アキュームレー
タのビット長がメモリ内のデータビット長と同一であり
、例えば演算処理として加算の場合、前述の動作に示し
たように、ある命令によってメモリ内のデータをアキュ
ームレータ、またはテンポラリーレジスタに収納し、次
の命令によって別のメモリ内のデータを別のアキューム
レータに収納し、また次の命令によって、各データを演
算装置（ＡＬＵ）に入力し、加算処理を実行する。従っ
て、３個の動作を必要とするのが現状であった。
【００１４】この発明は、上記現状に鑑みてなされたも
ので、その目的は、１個の命令で同一アドレスのメモリ
内の各データを同一アキュームレータ内に独立した各ア
キュームレータに１度に読み込み、メモリ内からデータ
を読み込む動作を繰り返す時間を節約し、セントラルプ
ロセッサの処理速度を向上させることができるセントラ
ルプロセッサのデータ処理方法を提供することにある。
ので、その目的は、１個の命令で同一アドレスのメモリ
内の各データを同一アキュームレータ内に独立した各ア
キュームレータに１度に読み込み、メモリ内からデータ
を読み込む動作を繰り返す時間を節約し、セントラルプ
ロセッサの処理速度を向上させることができるセントラ
ルプロセッサのデータ処理方法を提供することにある。
【００１５】また、別の目的は、同一アキュームレータ
内に独立した複数のアキュームレータから、１個の命令
によって同一アドレス内のメモリに書き込み、メモリ内
へ各データを書き込む動作を繰り返す時間を節約し、セ
ントラルプロセッサの処理速度を向上させることができ
るセントラルプロセッサのデータ処理方法を提供するこ
とにある。
内に独立した複数のアキュームレータから、１個の命令
によって同一アドレス内のメモリに書き込み、メモリ内
へ各データを書き込む動作を繰り返す時間を節約し、セ
ントラルプロセッサの処理速度を向上させることができ
るセントラルプロセッサのデータ処理方法を提供するこ
とにある。
【００１６】
【課題を解決するための手段】この発明は、上記目的に
鑑みてなされたもので、その要旨は、セントラルプロセ
ッサの指定するメモリの同一アドレス内に格納した別個
のビット長を有する複数のデータを、１個の命令によっ
て前記データの各々のビット長に対応したビット長を有
する複数のアキュームレータに対して読み込むセントラ
ルプロセッサのデータ処理方法。
鑑みてなされたもので、その要旨は、セントラルプロセ
ッサの指定するメモリの同一アドレス内に格納した別個
のビット長を有する複数のデータを、１個の命令によっ
て前記データの各々のビット長に対応したビット長を有
する複数のアキュームレータに対して読み込むセントラ
ルプロセッサのデータ処理方法。
【００１７】また、別の要旨は、別個のビット長を有す
る複数のデータに対応したビット長を有し、かつ該デー
タを格納する複数のアキュームレータから、１個の命令
によってセントラルプロセッサの指定するメモリの同一
アドレス内に書き込むセントラルプロセッサのデータ処
理方法にある。
る複数のデータに対応したビット長を有し、かつ該デー
タを格納する複数のアキュームレータから、１個の命令
によってセントラルプロセッサの指定するメモリの同一
アドレス内に書き込むセントラルプロセッサのデータ処
理方法にある。
【００１８】ここで、アキュームレータは、四則演算、
論理演算の結果を一時記憶するためのレジスタである以
外に、各種制御データを一時記憶するためのものでもあ
る。
論理演算の結果を一時記憶するためのレジスタである以
外に、各種制御データを一時記憶するためのものでもあ
る。
【００１９】
【作用】この発明のセントラルプロセッサのデータ処理
方法は、メモリへ割り当てられる各データを格納した同
一アドレスのメモリと、この各データのビット長に応じ
たビット長を有する同一アキュームレータ内に独立した
各アキュームレータとを用い、メモリ部、例えばＲＯＭ
内の制御プログラムの内容（命令）を読み取り、解読し
、次に解読した命令を制御回路に入力し、制御入力信号
をメモリへ与え、データ内容、例えば（ａ１，ａ２，ａ
３）を１度に読み取り、各アキュームレータＡＣ１，Ａ
Ｃ２，ＡＣ３に各々格納する。
方法は、メモリへ割り当てられる各データを格納した同
一アドレスのメモリと、この各データのビット長に応じ
たビット長を有する同一アキュームレータ内に独立した
各アキュームレータとを用い、メモリ部、例えばＲＯＭ
内の制御プログラムの内容（命令）を読み取り、解読し
、次に解読した命令を制御回路に入力し、制御入力信号
をメモリへ与え、データ内容、例えば（ａ１，ａ２，ａ
３）を１度に読み取り、各アキュームレータＡＣ１，Ａ
Ｃ２，ＡＣ３に各々格納する。
【００２０】また、メモリ部、例えばＲＯＭ内の制御プ
ログラムの内容（命令）を読み取り、解読し、次に解読
した命令を制御回路に入力し、制御入力信号を各アキュ
ームレータＡＣ１，ＡＣ２，ＡＣ３へ与え、データ内容
、例えば（ａ１，ａ２，ａ３）を１度に同一アドレスの
メモリへ書き込む。
ログラムの内容（命令）を読み取り、解読し、次に解読
した命令を制御回路に入力し、制御入力信号を各アキュ
ームレータＡＣ１，ＡＣ２，ＡＣ３へ与え、データ内容
、例えば（ａ１，ａ２，ａ３）を１度に同一アドレスの
メモリへ書き込む。
【００２１】
【実施例】以下、この発明のセントラルプロセッサのデ
ータ処理方法を添付図面に基づいて説明する。
ータ処理方法を添付図面に基づいて説明する。
【００２２】図１は、この発明のデータ処理方法に係る
第１の実施例のセントラルプロセッサの概略全体構成図
を示す。この図に示すように、セントラルプロセッサの
構成は、メモリ部の制御，演算プログラムを解読する命
令デコード回路ＩＤと、論理演算，数値演算，比較，判
断などの処理を行う演算回路ＡＬＵと、全体をプログラ
ムに従って、作動させるための指令を出力する制御回路
としての制御タイミングＣＴと、演算途中のデータなど
をセントラルプロセッサ内にて一時記憶する汎用レジス
タＧＲ０〜ＧＲｎとを含み、演算回路ＡＬＵには四則演
算や論理演算などの結果を一時的に記憶する３個のアキ
ュームレータＡＣ１，ＡＣ２，ＡＣ３を備える。
第１の実施例のセントラルプロセッサの概略全体構成図
を示す。この図に示すように、セントラルプロセッサの
構成は、メモリ部の制御，演算プログラムを解読する命
令デコード回路ＩＤと、論理演算，数値演算，比較，判
断などの処理を行う演算回路ＡＬＵと、全体をプログラ
ムに従って、作動させるための指令を出力する制御回路
としての制御タイミングＣＴと、演算途中のデータなど
をセントラルプロセッサ内にて一時記憶する汎用レジス
タＧＲ０〜ＧＲｎとを含み、演算回路ＡＬＵには四則演
算や論理演算などの結果を一時的に記憶する３個のアキ
ュームレータＡＣ１，ＡＣ２，ＡＣ３を備える。
【００２３】図４は、セントラルプロセッサのアキュー
ムレータと、メモリ部内のデータと、このデータが割り
当てられる外部機器として自動鍵盤楽器の各機能との関
係の概念図を示す。なお、自動鍵盤楽器の詳細は、本出
願人が先に発明した「鍵盤楽器の演奏者誘導記憶再生装
置」（特開平３−１１１８８３号公報）を参照する。こ
の図に示すように、メモリ部５内のデータＡ〜Ｂは各々
、外部機器として鍵盤楽器の自動打鍵装置、ペダルコン
トロール及び打鍵の強弱を指示する３個のデータ単位よ
りなり、各アキュームレータＡＣ１，ＡＣ２，ＡＣ３に
割り当てられる。各アキュームレータＡＣ１，ＡＣ２，
ＡＣ３のビット長は、各データ単位のビット長に等しく
、また、各アキュームレータＡＣ１，ＡＣ２，ＡＣ３の
ビットの総数は、オペレーションコードのビット数以上
である。
ムレータと、メモリ部内のデータと、このデータが割り
当てられる外部機器として自動鍵盤楽器の各機能との関
係の概念図を示す。なお、自動鍵盤楽器の詳細は、本出
願人が先に発明した「鍵盤楽器の演奏者誘導記憶再生装
置」（特開平３−１１１８８３号公報）を参照する。こ
の図に示すように、メモリ部５内のデータＡ〜Ｂは各々
、外部機器として鍵盤楽器の自動打鍵装置、ペダルコン
トロール及び打鍵の強弱を指示する３個のデータ単位よ
りなり、各アキュームレータＡＣ１，ＡＣ２，ＡＣ３に
割り当てられる。各アキュームレータＡＣ１，ＡＣ２，
ＡＣ３のビット長は、各データ単位のビット長に等しく
、また、各アキュームレータＡＣ１，ＡＣ２，ＡＣ３の
ビットの総数は、オペレーションコードのビット数以上
である。
【００２４】図５は、図１に示した各アキュームレータ
ＡＣ１，ＡＣ２，ＡＣ３の最下位ビット（ＬＳＢ’）及
び最上位ビット（ＭＳＢ’）と、従来のアキュームレー
タＡＣの最下位ビット（ＬＳＢ）及び最上位ビット（Ｍ
ＳＢ）との関係の説明図を示す。この図に示すように、
本発明のデータ処理方法で用いるアキュームレータＡＣ
１，ＡＣ２，ＡＣ３は、その総和ビット長が従来のアキ
ュームレータＡＣＣのビット長に等しく、各アキューム
レータＡＣ１，ＡＣ２，ＡＣ３は、互いに独立して重み
付けの乗数（０〜ｎ’）を有する。
ＡＣ１，ＡＣ２，ＡＣ３の最下位ビット（ＬＳＢ’）及
び最上位ビット（ＭＳＢ’）と、従来のアキュームレー
タＡＣの最下位ビット（ＬＳＢ）及び最上位ビット（Ｍ
ＳＢ）との関係の説明図を示す。この図に示すように、
本発明のデータ処理方法で用いるアキュームレータＡＣ
１，ＡＣ２，ＡＣ３は、その総和ビット長が従来のアキ
ュームレータＡＣＣのビット長に等しく、各アキューム
レータＡＣ１，ＡＣ２，ＡＣ３は、互いに独立して重み
付けの乗数（０〜ｎ’）を有する。
【００２５】次に、図１及び図４を参照し、四則演算の
内、加算の場合のセントラルプロセッサの動作を一例と
して簡単に下記に示す。
内、加算の場合のセントラルプロセッサの動作を一例と
して簡単に下記に示す。
【００２６】１．メモリ部内、例えば制御プログラムの
内容（命令）としてのオペレーションコードを命令レジ
スタＩＲに一時記憶した後、命令デコード回路ＩＤによ
って読み取り、解読する。
内容（命令）としてのオペレーションコードを命令レジ
スタＩＲに一時記憶した後、命令デコード回路ＩＤによ
って読み取り、解読する。
【００２７】２．解読した命令を制御回路である制御タ
イミングＣＴに入力し、制御タイミングＣＴから入力制
御信号をメモリ部へ与え、メモリ部内、例えばＲＡＭ内
からデータバスバッファーＤＢを介してデータＡ（ａ１
，ａ２，ａ３）を読み取り、各アキュームレータＡＣ１
，ＡＣ２，ＡＣ３に順次収納する。
イミングＣＴに入力し、制御タイミングＣＴから入力制
御信号をメモリ部へ与え、メモリ部内、例えばＲＡＭ内
からデータバスバッファーＤＢを介してデータＡ（ａ１
，ａ２，ａ３）を読み取り、各アキュームレータＡＣ１
，ＡＣ２，ＡＣ３に順次収納する。
【００２８】３．制御プログラムの次の命令（オペレー
ションコード）を命令レジスタＩＲに一時記憶した後、
命令デコード回路ＩＤによって読み取り、解読する。
ションコード）を命令レジスタＩＲに一時記憶した後、
命令デコード回路ＩＤによって読み取り、解読する。
【００２９】４．解読した命令を制御回路である制御タ
イミングＣＴに入力し、読み取り制御信号をメモリ部へ
与え、ＲＡＭ内からデータＢ（ｂ１，ｂ２，ｂ３）をデ
ータバスバッファＤＢを介して、各アキュームレータＡ
Ｃ１，ＡＣ２，ＡＣ３と同様の各テンポラリーレジスタ
ＴＲ１，ＴＲ２，ＴＲ３に収納する。
イミングＣＴに入力し、読み取り制御信号をメモリ部へ
与え、ＲＡＭ内からデータＢ（ｂ１，ｂ２，ｂ３）をデ
ータバスバッファＤＢを介して、各アキュームレータＡ
Ｃ１，ＡＣ２，ＡＣ３と同様の各テンポラリーレジスタ
ＴＲ１，ＴＲ２，ＴＲ３に収納する。
【００３０】５．制御プログラムの次の命令（オペレー
ションコード）を命令レジスタＩＲに一時記憶した後、
命令デコード回路ＩＤによって読み取り、解読する。
ションコード）を命令レジスタＩＲに一時記憶した後、
命令デコード回路ＩＤによって読み取り、解読する。
【００３１】６．解読した命令を制御タイミングＣＴに
入力し、入力制御信号を各アキュームレータＡＣ１，Ａ
Ｃ２，ＡＣ３及び各テンポラリーレジスタＴＲ１，ＴＲ
２，ＴＲ３へ与えると共に、ＡＬＵコントロールを介し
て、演算回路ＡＬＵの各演算器ＡＬＵ１，ＡＬＵ２，Ａ
ＬＵ３へ制御信号を与え、各データＡ，Ｂを入力するこ
とによって計算し、データＡ＋ＢをアキュームレータＡ
Ｃ１，ＡＣ２，ＡＣ３に収納する。
入力し、入力制御信号を各アキュームレータＡＣ１，Ａ
Ｃ２，ＡＣ３及び各テンポラリーレジスタＴＲ１，ＴＲ
２，ＴＲ３へ与えると共に、ＡＬＵコントロールを介し
て、演算回路ＡＬＵの各演算器ＡＬＵ１，ＡＬＵ２，Ａ
ＬＵ３へ制御信号を与え、各データＡ，Ｂを入力するこ
とによって計算し、データＡ＋ＢをアキュームレータＡ
Ｃ１，ＡＣ２，ＡＣ３に収納する。
【００３２】７．制御プログラムの次の命令（オペレー
ションコード）を命令レジスタＩＲに一時記憶した後、
命令デコード回路ＩＤによって読み取り、解読する。
ションコード）を命令レジスタＩＲに一時記憶した後、
命令デコード回路ＩＤによって読み取り、解読する。
【００３３】８．解読した命令（オペレーションコード
）を制御タイミングに入力し、制御信号をメモリ部及び
アキュームレータＡＣ１，ＡＣ２，ＡＣ３のへ与え、Ｒ
ＡＭ内にデータＡ＋Ｂを１度に書き込む。
）を制御タイミングに入力し、制御信号をメモリ部及び
アキュームレータＡＣ１，ＡＣ２，ＡＣ３のへ与え、Ｒ
ＡＭ内にデータＡ＋Ｂを１度に書き込む。
【００３４】図２は、図１とは異なる、この発明のデー
タ処理方法に係る第２の実施例のセントラルプロセッサ
の概略要部構成図であり、図１と同様の構成は、省略し
てある。図２に示す構成図では、アキュームレータＡＣ
１，ＡＣ２，ＡＣ３は、直接各演算器ＡＬＵ１，ＡＬＵ
２，ＡＬＵ３へデータを入力する構成である。
タ処理方法に係る第２の実施例のセントラルプロセッサ
の概略要部構成図であり、図１と同様の構成は、省略し
てある。図２に示す構成図では、アキュームレータＡＣ
１，ＡＣ２，ＡＣ３は、直接各演算器ＡＬＵ１，ＡＬＵ
２，ＡＬＵ３へデータを入力する構成である。
【００３５】図３は、図１，２と異なる、この発明のデ
ータ処理方法に係る第３の実施例のセントラルプロセッ
サの概略要部構成図であり、図１と同様の構成は、省略
してある。図３に示す構成図では、アキュームレータＡ
Ｃ１，ＡＣ２，ＡＣ３は、各演算器ＡＬＵ１，ＡＬＵ２
，ＡＬＵ３へデータを入力する構成ではなく、各種外部
装置の入出力データ、メモリ、または汎用レジスタ等の
データを一時的に記憶する場所として設けられている。
ータ処理方法に係る第３の実施例のセントラルプロセッ
サの概略要部構成図であり、図１と同様の構成は、省略
してある。図３に示す構成図では、アキュームレータＡ
Ｃ１，ＡＣ２，ＡＣ３は、各演算器ＡＬＵ１，ＡＬＵ２
，ＡＬＵ３へデータを入力する構成ではなく、各種外部
装置の入出力データ、メモリ、または汎用レジスタ等の
データを一時的に記憶する場所として設けられている。
【００３６】ここで、上記各実施例は、この発明のデー
タ処理方法を本出願人が先に発明した「鍵盤楽器の演奏
者誘導記憶再生装置」（特開平３−１１１８８３号公報
）に利用する実施例を示したが、これに限定されること
なく、マイクロコンピュータを利用する他の装置も考え
られる。また、データは各々、外部機器として鍵盤楽器
の自動打鍵装置、ペダルコントロール及び打鍵の強弱を
指示する３個のデータ単位よりなり、アキュームレータ
ＡＣ１，ＡＣ２，ＡＣ３に割り当てられるとしたが、デ
ータ、及びこれに対応するアキュームレータの個数は、
３個に限定されず、ハード設定、またはソフト設定によ
り指定できる。さらに、各アキュームレータのビット長
もハード設定、またはソフト設定により指定できる。
タ処理方法を本出願人が先に発明した「鍵盤楽器の演奏
者誘導記憶再生装置」（特開平３−１１１８８３号公報
）に利用する実施例を示したが、これに限定されること
なく、マイクロコンピュータを利用する他の装置も考え
られる。また、データは各々、外部機器として鍵盤楽器
の自動打鍵装置、ペダルコントロール及び打鍵の強弱を
指示する３個のデータ単位よりなり、アキュームレータ
ＡＣ１，ＡＣ２，ＡＣ３に割り当てられるとしたが、デ
ータ、及びこれに対応するアキュームレータの個数は、
３個に限定されず、ハード設定、またはソフト設定によ
り指定できる。さらに、各アキュームレータのビット長
もハード設定、またはソフト設定により指定できる。
【００３７】
【発明の効果】以上、説明したように、この発明のデー
タ処理方法によれば、メモリへ割り当てられる各データ
を格納した同一アドレスのメモリから、１個の命令によ
って前記各データのビット長に応じたビット長を有する
各アキュームレータへ１度に読み込むので、例えば演算
処理の場合、各アキュームレータのデータを演算回路に
入力し、演算処理を実行し、その結果を各アキュームレ
ータに格納でき、演算処理毎にメモリからデータを読み
込む必要がなく、従ってその動作時間を節約でき、セン
トラルプロセッサの処理速度を向上させることができる
。
タ処理方法によれば、メモリへ割り当てられる各データ
を格納した同一アドレスのメモリから、１個の命令によ
って前記各データのビット長に応じたビット長を有する
各アキュームレータへ１度に読み込むので、例えば演算
処理の場合、各アキュームレータのデータを演算回路に
入力し、演算処理を実行し、その結果を各アキュームレ
ータに格納でき、演算処理毎にメモリからデータを読み
込む必要がなく、従ってその動作時間を節約でき、セン
トラルプロセッサの処理速度を向上させることができる
。
【００３８】また、メモリへ割り当てられる各データを
そのビット長に応じたビット長を有する格納した各アキ
ュームレータから、１個の命令によって同一アドレスの
メモリへ読み込むので、各アキュームレータ毎の各デー
タを同一アドレスのメモリへ書き込む必要がなく、従っ
てその動作時間を節約でき、セントラルプロセッサの処
理速度を向上させることができる。
そのビット長に応じたビット長を有する格納した各アキ
ュームレータから、１個の命令によって同一アドレスの
メモリへ読み込むので、各アキュームレータ毎の各デー
タを同一アドレスのメモリへ書き込む必要がなく、従っ
てその動作時間を節約でき、セントラルプロセッサの処
理速度を向上させることができる。
【００３９】また、フォンノイマン式コンピューターの
欠点である並列処理が不可能という問題点を解決するこ
とにより、フォンノイマン式コンピューターでありなが
ら、独立した別々の処理を同時に実行できる。
欠点である並列処理が不可能という問題点を解決するこ
とにより、フォンノイマン式コンピューターでありなが
ら、独立した別々の処理を同時に実行できる。
【図１】この発明のデータ処理方法に係る第１の実施例
のセントラルプロセッサの概略全体構成図を示す。
のセントラルプロセッサの概略全体構成図を示す。
【図２】図１と異なる、この発明のデータ処理方法に係
る第２の実施例のセントラルプロセッサの概略要部構成
図である。
る第２の実施例のセントラルプロセッサの概略要部構成
図である。
【図３】図１，２と異なる、この発明のデータ処理方法
に係る第３の実施例のセントラルプロセッサの概略要部
構成図である。
に係る第３の実施例のセントラルプロセッサの概略要部
構成図である。
【図４】セントラルプロセッサのアキュームレータと、
メモリ内のデータと、このデータが割り当てられる外部
機器として鍵盤楽器の各機能との関係の概念図を示す。
メモリ内のデータと、このデータが割り当てられる外部
機器として鍵盤楽器の各機能との関係の概念図を示す。
【図５】図１に示した各アキュームレータの最下位ビッ
ト及び最上位ビットと、従来のアキュームレータの最下
位ビット及び最上位ビットとの関係の説明図を示す。
ト及び最上位ビットと、従来のアキュームレータの最下
位ビット及び最上位ビットとの関係の説明図を示す。
【図６】従来の代表的なセントラルプロセッサの概略全
体構成図を示す。
体構成図を示す。
Claims (2)
- 【請求項１】 セントラルプロセッサの指定するメモ
リの同一アドレス内に格納した別個のビット長を有する
複数のデータを、１個の命令によって前記データの各々
のビット長に対応したビット長を有する複数のアキュー
ムレータに対して読み込むセントラルプロセッサのデー
タ処理方法。 - 【請求項２】 別個のビット長を有する複数のデータ
に対応したビット長を有し、かつ該データを格納する複
数のアキュームレータから、１個の命令によってセント
ラルプロセッサの指定するメモリの同一アドレス内に書
き込むセントラルプロセッサのデータ処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14045591A JPH04364532A (ja) | 1991-06-12 | 1991-06-12 | セントラルプロセッサのデータ処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14045591A JPH04364532A (ja) | 1991-06-12 | 1991-06-12 | セントラルプロセッサのデータ処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04364532A true JPH04364532A (ja) | 1992-12-16 |
Family
ID=15269013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14045591A Pending JPH04364532A (ja) | 1991-06-12 | 1991-06-12 | セントラルプロセッサのデータ処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04364532A (ja) |
-
1991
- 1991-06-12 JP JP14045591A patent/JPH04364532A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4954943A (en) | Data processing system | |
| US4901235A (en) | Data processing system having unique multilevel microcode architecture | |
| JPH0248931B2 (ja) | ||
| US4446517A (en) | Microprogram memory with page addressing and address decode in memory | |
| EP0159699A2 (en) | A data processor executing microprograms according to a plurality of system architectures | |
| US5247624A (en) | Microprogram controller including leading microinstruction from a generator executed while succeeding microinstruction from memory is read out | |
| EP0240606B1 (en) | Pipe-line processing system and microprocessor using the system | |
| JPS6041769B2 (ja) | アドレス指定方式 | |
| US5151993A (en) | Data processor performing operation on data having length shorter than one-word length | |
| JPH04364532A (ja) | セントラルプロセッサのデータ処理方法 | |
| JPS6346855B2 (ja) | ||
| IE56443B1 (en) | Microprogram control | |
| JPH0778730B2 (ja) | 情報処理装置 | |
| JPS6112579B2 (ja) | ||
| US5822775A (en) | Efficient data processing method for coefficient data in a digital dignal, processor | |
| JP2692180B2 (ja) | マイクロコンピュータ | |
| JPS586970B2 (ja) | Ｒｏｍアドレスのシ−ケンス制御方式 | |
| JPH02217923A (ja) | データ処理装置 | |
| JPH02110631A (ja) | マイクロプログラム制御方法 | |
| JPH05127903A (ja) | 並列処理マイクロプロセツサ | |
| JPS6051739B2 (ja) | マイクロプログラム方式 | |
| JPH0319570B2 (ja) | ||
| JPS6126701B2 (ja) | ||
| JPS62168235A (ja) | デ−タ処理装置 | |
| JPS6388641A (ja) | 情報処理装置 |