JPH04360420A - Ｄ／ａコンバータ回路 - Google Patents
Ｄ／ａコンバータ回路Info
- Publication number
- JPH04360420A JPH04360420A JP13643191A JP13643191A JPH04360420A JP H04360420 A JPH04360420 A JP H04360420A JP 13643191 A JP13643191 A JP 13643191A JP 13643191 A JP13643191 A JP 13643191A JP H04360420 A JPH04360420 A JP H04360420A
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- Japan
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- Pending
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- 238000006243 chemical reaction Methods 0.000 description 5
- 101100219315 Arabidopsis thaliana CYP83A1 gene Proteins 0.000 description 2
- 101000806846 Homo sapiens DNA-(apurinic or apyrimidinic site) endonuclease Proteins 0.000 description 2
- 101000835083 Homo sapiens Tissue factor pathway inhibitor 2 Proteins 0.000 description 2
- 101100269674 Mus musculus Alyref2 gene Proteins 0.000 description 2
- 101100140580 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) REF2 gene Proteins 0.000 description 2
- 102100026134 Tissue factor pathway inhibitor 2 Human genes 0.000 description 2
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＤ／Ａコンバータ回路に
関し、特に電圧出力型のＤ／Ａコンバータ回路に関する
。
関し、特に電圧出力型のＤ／Ａコンバータ回路に関する
。
【０００２】
【従来の技術】従来の電圧出力型のＤ／Ａコンバータ回
路は、ディジタル入力を展開するデコーダ回路やこのデ
コーダ回路の出力により駆動されるアナログスイッチを
用いて構成されている。
路は、ディジタル入力を展開するデコーダ回路やこのデ
コーダ回路の出力により駆動されるアナログスイッチを
用いて構成されている。
【０００３】図４はかかる従来の一例を示すＤ／Ａコン
バータの回路図である。図４に示すように、従来のＤ／
Ａコンバータ回路はディジタル入力を展開するアナログ
スイッチ選択用デコーダ回路１と、アナログスイッチＳ
１〜Ｓｎを備え且つデコーダ回路１からオン・オフの制
御を行なわれるアナログスイッチ部２と、基準電圧入力
端子ＲＥＦと接地端子ＶＳＳ間に接続される抵抗素子Ｒ
１〜Ｒｎを備えた電圧分割抵抗３とを有し、アナログス
イッチ２の共通接続側からアナログ出力ＶＯＵＴが取り
出される。かかるＤ／Ａコンバータ回路において、Ｄ／
Ａ変換時には、基準電圧入力端子ＲＥＦから基準電圧を
電圧分割抵抗３の直列接続された各素子Ｒ１，Ｒ２，…
Ｒｎに印加し、アナログスイッチ選択用デコーダ回路１
の出力によりアナログスイッチ部２のスイッチＳ１，Ｓ
２，…，Ｓｎの１つだけを選択する。これにより、電圧
分割抵抗３の各抵抗素子Ｒ１，Ｒ２，…，Ｒｎで分割さ
れた任意の電圧を取り出し、出力電圧ＶＯＵＴを決定し
ている。
バータの回路図である。図４に示すように、従来のＤ／
Ａコンバータ回路はディジタル入力を展開するアナログ
スイッチ選択用デコーダ回路１と、アナログスイッチＳ
１〜Ｓｎを備え且つデコーダ回路１からオン・オフの制
御を行なわれるアナログスイッチ部２と、基準電圧入力
端子ＲＥＦと接地端子ＶＳＳ間に接続される抵抗素子Ｒ
１〜Ｒｎを備えた電圧分割抵抗３とを有し、アナログス
イッチ２の共通接続側からアナログ出力ＶＯＵＴが取り
出される。かかるＤ／Ａコンバータ回路において、Ｄ／
Ａ変換時には、基準電圧入力端子ＲＥＦから基準電圧を
電圧分割抵抗３の直列接続された各素子Ｒ１，Ｒ２，…
Ｒｎに印加し、アナログスイッチ選択用デコーダ回路１
の出力によりアナログスイッチ部２のスイッチＳ１，Ｓ
２，…，Ｓｎの１つだけを選択する。これにより、電圧
分割抵抗３の各抵抗素子Ｒ１，Ｒ２，…，Ｒｎで分割さ
れた任意の電圧を取り出し、出力電圧ＶＯＵＴを決定し
ている。
【０００４】この出力電圧ＶＯＵＴを以下の式（１）〜
式（４）を用いて説明する。まず、基準電圧入力端子Ｒ
ＥＦに基準電圧ＶＲＥＦを印加した時の基準電圧入力端
子ＲＥＦと接地電位ＶＳＳ間に流れる基準電圧入力端子
電流ＩＲＥＦは、
式（４）を用いて説明する。まず、基準電圧入力端子Ｒ
ＥＦに基準電圧ＶＲＥＦを印加した時の基準電圧入力端
子ＲＥＦと接地電位ＶＳＳ間に流れる基準電圧入力端子
電流ＩＲＥＦは、
【０００５】
【０００６】となる。この式（１）において電圧分割抵
抗３の各抵抗素子Ｒ１，Ｒ２，…，Ｒｎの抵抗値を全て
均しくＲとすると、ＩＲＥＦは次の（２）式になる。
抗３の各抵抗素子Ｒ１，Ｒ２，…，Ｒｎの抵抗値を全て
均しくＲとすると、ＩＲＥＦは次の（２）式になる。
【０００７】
【０００８】次に、アナログスイッチ部２を構成する各
アナログスイッチＳ１，Ｓ２，…Ｓｎのｉ番目のアナロ
グスイッチＳｉがアナログスイッチ選択用デコーダ回路
１の出力により選択された時の出力電圧ＶＯＵＴと接地
電位ＶＳＳ間の抵抗値Ｒｉは、次の（３）式
アナログスイッチＳ１，Ｓ２，…Ｓｎのｉ番目のアナロ
グスイッチＳｉがアナログスイッチ選択用デコーダ回路
１の出力により選択された時の出力電圧ＶＯＵＴと接地
電位ＶＳＳ間の抵抗値Ｒｉは、次の（３）式
【０００９
】
】
【００１０】のようになる。但し、アナログスイッチＳ
１，Ｓ２，…，Ｓｎはそれぞれが接続される電圧分割抵
抗３の各抵抗Ｒ１，Ｒ２，…，Ｒｎの抵抗値の中間点、
すなわち抵抗値Ｒ／２の点に接続されているものとする
。しかるに、ｉ番目のアナログスイッチＳｉが選択され
た時の出力電圧ＶＯＵＴは式（２）および式（３）より
、次の（４）式
１，Ｓ２，…，Ｓｎはそれぞれが接続される電圧分割抵
抗３の各抵抗Ｒ１，Ｒ２，…，Ｒｎの抵抗値の中間点、
すなわち抵抗値Ｒ／２の点に接続されているものとする
。しかるに、ｉ番目のアナログスイッチＳｉが選択され
た時の出力電圧ＶＯＵＴは式（２）および式（３）より
、次の（４）式
【００１１】
【００１２】のように表わされる。
【００１３】
【発明が解決しようとする課題】上述した従来のＤ／Ａ
コンバータ回路は、基準電圧入力端子（ＲＥＦ）が必要
であるので、新たに専用端子を設けなければならないと
いう欠点があり、しかもＤ／Ａ変換時に外部から基準電
圧を供給しなければならないという欠点がある。
コンバータ回路は、基準電圧入力端子（ＲＥＦ）が必要
であるので、新たに専用端子を設けなければならないと
いう欠点があり、しかもＤ／Ａ変換時に外部から基準電
圧を供給しなければならないという欠点がある。
【００１４】本発明の目的は、専用の基準電圧入力端子
を設けないでＤ／Ａ変換することのできるＤ／Ａコンバ
ータ回路を提供することにある。
を設けないでＤ／Ａ変換することのできるＤ／Ａコンバ
ータ回路を提供することにある。
【００１５】
【課題を解決するための手段】本発明のＤ／Ａコンバー
タ回路は、各抵抗素子を直列接続した電圧分割抵抗と、
前記電圧分割抵抗の各抵抗素子に各アナログスイッチの
一端を接続し且つ他端を出力端子に共通接続してなるア
ナログスイッチ部と、ディジタル入力を展開して前記ア
ナログスイッチ部の各アナログスイッチを制御するアナ
ログスイッチ選択用デコーダ回路と、内部電源に接続さ
れ且つ前記電圧分割抵抗に供給する基準電圧を設定する
ための基準電圧設定抵抗および基準電圧選択スイッチ部
と、前記基準電圧選択スイッチ部を制御する基準電圧選
択用デコーダ回路とを有し、前記基準電圧設定用デコー
ダにより複数種類の基準電圧を供給するように構成され
る。
タ回路は、各抵抗素子を直列接続した電圧分割抵抗と、
前記電圧分割抵抗の各抵抗素子に各アナログスイッチの
一端を接続し且つ他端を出力端子に共通接続してなるア
ナログスイッチ部と、ディジタル入力を展開して前記ア
ナログスイッチ部の各アナログスイッチを制御するアナ
ログスイッチ選択用デコーダ回路と、内部電源に接続さ
れ且つ前記電圧分割抵抗に供給する基準電圧を設定する
ための基準電圧設定抵抗および基準電圧選択スイッチ部
と、前記基準電圧選択スイッチ部を制御する基準電圧選
択用デコーダ回路とを有し、前記基準電圧設定用デコー
ダにより複数種類の基準電圧を供給するように構成され
る。
【００１６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１７】図１は本発明の第一の実施例を示すＤ／Ａ
コンバータの回路図である。図１に示すように、本実施
例はディジタル入力を展開するアナログスイッチ選択用
デコーダ回路１と、このデコーダ回路１によって制御さ
れるアナログスイッチＳ１〜Ｓｎを備えたアナログスイ
ッチ部２と、直列に接続された抵抗素子Ｒ１〜Ｒｎから
なる電圧分割抵抗３とを有するが、これらは前述した図
４の従来例と同様である。本実施例はこれらの他に基準
電圧選択用デコーダ回路４と、このデコーダ回路４によ
って制御される電圧選択スイッチＴ０〜Ｔｎを備えた基
準電圧選択スイッチ部５と、抵抗素子ｒ０〜ｒｎをスイ
ッチＴ０〜Ｔｎとともに並列接続してなる基準電圧設定
抵抗６とを有する。しかも、これら電圧分割抵抗３およ
びアナログスイッチ部２と、基準電圧設定抵抗６および
基準電圧選択スイッチ部５とは内部電源ＶＤＤと接地Ｖ
ＳＳ間に直列に接続される。
コンバータの回路図である。図１に示すように、本実施
例はディジタル入力を展開するアナログスイッチ選択用
デコーダ回路１と、このデコーダ回路１によって制御さ
れるアナログスイッチＳ１〜Ｓｎを備えたアナログスイ
ッチ部２と、直列に接続された抵抗素子Ｒ１〜Ｒｎから
なる電圧分割抵抗３とを有するが、これらは前述した図
４の従来例と同様である。本実施例はこれらの他に基準
電圧選択用デコーダ回路４と、このデコーダ回路４によ
って制御される電圧選択スイッチＴ０〜Ｔｎを備えた基
準電圧選択スイッチ部５と、抵抗素子ｒ０〜ｒｎをスイ
ッチＴ０〜Ｔｎとともに並列接続してなる基準電圧設定
抵抗６とを有する。しかも、これら電圧分割抵抗３およ
びアナログスイッチ部２と、基準電圧設定抵抗６および
基準電圧選択スイッチ部５とは内部電源ＶＤＤと接地Ｖ
ＳＳ間に直列に接続される。
【００１８】Ｄ／Ａ変換を行なう場合は、内部電源ＶＤ
Ｄから基準電圧選択スイッチ部５のアナログスイッチＴ
０，Ｔ１，Ｔ２，…，Ｔｎを通して内部電源ＶＤＤの電
圧または基準電圧設定抵抗６の各抵抗ｒ１，ｒ２，…，
ｒｎで降圧された電圧を基準電圧として供給する。すな
わち、抵抗ｒ１〜ｒｎの抵抗値により基準電圧を設定す
ることができる。前述したように、基準電圧選択用のア
ナログスイッチＴ０，Ｔ１，Ｔ２，…，Ｔｎの選択はデ
ィジタル入力に対応し、デコーダ回路４の出力により行
なっている。それ故、図４の従来例のように、外部に基
準電圧入力端子ＲＥＦを設けなくても、内部電源ＶＤＤ
と基準電圧設定用抵抗ｒ１，ｒ２，…，ｒｎおよび基準
電圧選択用アナログスイッチＴ０，Ｔ１，Ｔ２，…，Ｔ
ｎを用いることにより、Ｄ／Ａ変換用の基準電圧を供給
し、アナログ出力電圧ＶＯＵＴを得ることができる。
Ｄから基準電圧選択スイッチ部５のアナログスイッチＴ
０，Ｔ１，Ｔ２，…，Ｔｎを通して内部電源ＶＤＤの電
圧または基準電圧設定抵抗６の各抵抗ｒ１，ｒ２，…，
ｒｎで降圧された電圧を基準電圧として供給する。すな
わち、抵抗ｒ１〜ｒｎの抵抗値により基準電圧を設定す
ることができる。前述したように、基準電圧選択用のア
ナログスイッチＴ０，Ｔ１，Ｔ２，…，Ｔｎの選択はデ
ィジタル入力に対応し、デコーダ回路４の出力により行
なっている。それ故、図４の従来例のように、外部に基
準電圧入力端子ＲＥＦを設けなくても、内部電源ＶＤＤ
と基準電圧設定用抵抗ｒ１，ｒ２，…，ｒｎおよび基準
電圧選択用アナログスイッチＴ０，Ｔ１，Ｔ２，…，Ｔ
ｎを用いることにより、Ｄ／Ａ変換用の基準電圧を供給
し、アナログ出力電圧ＶＯＵＴを得ることができる。
【００１９】この出力電圧ＶＯＵＴを以下の式（５）〜
式（７）を用い、従来例と同様に説明する。まず、基準
電圧選択用アナログスイッチＴ１，Ｔ２，…，Ｔｎのｊ
番目の基準電圧選択用アナログスイッチＴｊが基準電圧
選択用アナログスイッチ選択用デコーダ回路４の出力に
より選択された時の内部電源ＶＤＤと接地電位ＶＳＳ間
に流れる電源電流ＩＤＤは、次の（５）式
式（７）を用い、従来例と同様に説明する。まず、基準
電圧選択用アナログスイッチＴ１，Ｔ２，…，Ｔｎのｊ
番目の基準電圧選択用アナログスイッチＴｊが基準電圧
選択用アナログスイッチ選択用デコーダ回路４の出力に
より選択された時の内部電源ＶＤＤと接地電位ＶＳＳ間
に流れる電源電流ＩＤＤは、次の（５）式
【００２０】
【００２１】で表わされる。但し、選択された基準電圧
選択用アナログスイッチＴｊに接続される基準電圧設定
用抵抗ｒｊと基準電圧選択用アナログスイッチＴｊの抵
抗との抵抗値の和をＲａとする。それ故、出力電圧ＶＯ
ＵＴは前述した（３）式及び上述の（５）式により、次
の（６）式
選択用アナログスイッチＴｊに接続される基準電圧設定
用抵抗ｒｊと基準電圧選択用アナログスイッチＴｊの抵
抗との抵抗値の和をＲａとする。それ故、出力電圧ＶＯ
ＵＴは前述した（３）式及び上述の（５）式により、次
の（６）式
【００２２】
【００２３】のようになる。ここで、基準電圧設定用抵
抗ｒｊの抵抗値Ｒａを次の（７）式
抗ｒｊの抵抗値Ｒａを次の（７）式
【００２４】
【００２５】に設定すると、前述した（６）式は次式の
ようになる。
ようになる。
【００２６】
【００２７】これは前述した式（４）と同じになる。つ
まり、基準電圧設定用抵抗ｒ１，ｒ２，…，ｒｎの抵抗
値を（７）式で設定することにより、Ｄ／Ａ変換用の基
準電圧を任意に供給することができる。
まり、基準電圧設定用抵抗ｒ１，ｒ２，…，ｒｎの抵抗
値を（７）式で設定することにより、Ｄ／Ａ変換用の基
準電圧を任意に供給することができる。
【００２８】図２は本発明の第二の実施例を示すＤ／Ａ
コンバータの回路図であり、図３は図２におけるアナロ
グスイッチ選択用デコーダ回路およびアナログスイッチ
部を中心とする等価回路図である。図２および図３に示
すように、本実施例は前述した第一の実施例に対し、さ
らに別の基準電圧選択用デコーダ回路７と、スイッチＵ
０〜Ｕｎを並列接続してなる基準電圧選択スイッチ部８
と、抵抗素子ｐ１〜ｐｎを並列接続し且つスイッチＵ１
〜Ｕｎにそれぞれ接続してなる基準電圧設定抵抗９とを
付加したものである。かかる図２の回路は簡略化すると
、図３に示す電圧分割抵抗（Ｒ１，Ｒ２，…，Ｒｎ）３
の両端に基準電圧入力端子ＲＥＦ１，ＲＥＦ２をもつＤ
／Ａコンバータ回路と等価になる。すなわち、デコーダ
回路４により基準電圧ＲＥＦ１を作成し、またデコーダ
回路７により基準電圧ＲＥＦ２を作成していることにな
る。
コンバータの回路図であり、図３は図２におけるアナロ
グスイッチ選択用デコーダ回路およびアナログスイッチ
部を中心とする等価回路図である。図２および図３に示
すように、本実施例は前述した第一の実施例に対し、さ
らに別の基準電圧選択用デコーダ回路７と、スイッチＵ
０〜Ｕｎを並列接続してなる基準電圧選択スイッチ部８
と、抵抗素子ｐ１〜ｐｎを並列接続し且つスイッチＵ１
〜Ｕｎにそれぞれ接続してなる基準電圧設定抵抗９とを
付加したものである。かかる図２の回路は簡略化すると
、図３に示す電圧分割抵抗（Ｒ１，Ｒ２，…，Ｒｎ）３
の両端に基準電圧入力端子ＲＥＦ１，ＲＥＦ２をもつＤ
／Ａコンバータ回路と等価になる。すなわち、デコーダ
回路４により基準電圧ＲＥＦ１を作成し、またデコーダ
回路７により基準電圧ＲＥＦ２を作成していることにな
る。
【００２９】
【発明の効果】以上説明したように、本発明のＤ／Ａコ
ンバータ回路は、抵抗による電圧降下を利用して任意の
基準電圧を生成することが出来るので、基準電圧入力端
子を設ける必要がないこと、および外部から基準電圧を
入力する必要もないという効果がある。
ンバータ回路は、抵抗による電圧降下を利用して任意の
基準電圧を生成することが出来るので、基準電圧入力端
子を設ける必要がないこと、および外部から基準電圧を
入力する必要もないという効果がある。
【図１】本発明の第一の実施例を示すＤ／Ａコンバータ
の回路図である。
の回路図である。
【図２】本発明の第二の実施例を示すＤ／Ａコンバータ
の回路図である。
の回路図である。
【図３】図２におけるアナログスイッチ選択用デコーダ
回路およびアナログスイッチ部を中心とする等価回路図
である。
回路およびアナログスイッチ部を中心とする等価回路図
である。
【図４】従来の一例を示すＤ／Ａコンバータの回路図で
ある。
ある。
１ アナログスイッチ選択用デコーダ回路（第１
のデコーダ回路） ２ アナログスイッチ部 ３ 電圧分割抵抗 ４ 基準電圧選択用デコーダ回路（第２のデコー
ダ回路） ５，８ 基準電圧選択スイッチ部６，９
基準電圧設定抵抗 ７ 基準電圧選択用デコーダ回路（第３のデコー
ダ回路） ＶＤＤ 電源端子 ＶＳＳ 接地端子 ＶＯＵＴ アナログ出力
のデコーダ回路） ２ アナログスイッチ部 ３ 電圧分割抵抗 ４ 基準電圧選択用デコーダ回路（第２のデコー
ダ回路） ５，８ 基準電圧選択スイッチ部６，９
基準電圧設定抵抗 ７ 基準電圧選択用デコーダ回路（第３のデコー
ダ回路） ＶＤＤ 電源端子 ＶＳＳ 接地端子 ＶＯＵＴ アナログ出力
Claims (1)
- 【請求項１】 各抵抗素子を直列接続した電圧分割抵
抗と、前記電圧分割抵抗の各抵抗素子に各アナログスイ
ッチの一端を接続し且つ他端を出力端子に共通接続して
なるアナログスイッチ部と、ディジタル入力を展開して
前記アナログスイッチ部の各アナログスイッチを制御す
るアナログスイッチ選択用デコーダ回路と、内部電源に
接続され且つ前記電圧分割抵抗に供給する基準電圧を設
定するための基準電圧設定抵抗および基準電圧選択スイ
ッチ部と、前記基準電圧選択スイッチ部を制御する基準
電圧選択用デコーダ回路とを有し、前記基準電圧設定用
デコーダにより複数種類の基準電圧を供給することを特
徴とするＤ／Ａコンバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13643191A JPH04360420A (ja) | 1991-06-07 | 1991-06-07 | Ｄ／ａコンバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13643191A JPH04360420A (ja) | 1991-06-07 | 1991-06-07 | Ｄ／ａコンバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04360420A true JPH04360420A (ja) | 1992-12-14 |
Family
ID=15174985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13643191A Pending JPH04360420A (ja) | 1991-06-07 | 1991-06-07 | Ｄ／ａコンバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04360420A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005109697A (ja) * | 2003-09-29 | 2005-04-21 | Sanyo Electric Co Ltd | キャラクタ表示制御回路および集積回路 |
-
1991
- 1991-06-07 JP JP13643191A patent/JPH04360420A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005109697A (ja) * | 2003-09-29 | 2005-04-21 | Sanyo Electric Co Ltd | キャラクタ表示制御回路および集積回路 |
| JP4583015B2 (ja) * | 2003-09-29 | 2010-11-17 | 三洋電機株式会社 | キャラクタ表示制御回路および集積回路 |
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