JP4583015B2 - キャラクタ表示制御回路および集積回路 - Google Patents

Description

本発明は、キャラクタ表示制御回路および集積回路に関する。

テレビジョン受像機において画面上の所定位置に表示中のチャンネル、時刻、ボリュームなどの各種の情報を表示する場合がある。このような情報の表示は、マイクロコンピュータ（以下マイコンと称す）によって制御されたＯＳＤ（Ｏｎ Ｓｃｒｅｅｎ Ｄｉｓｐｌａｙ）回路によって情報表示用の映像信号を生成し、テレビジョン画像のアナログ映像信号と情報表示用の映像信号を適宜切り替えることによって行われる（例えば特許文献１参照）。

図３は従来のＯＳＤ出力を説明するためのテレビジョン受信機のブロック図である。
従来のテレビジョン受信機は、マイコン５００、ミキシング回路６００、信号処理回路２００、ディスプレイ３００とを備えている。
マイコン５００は、各種の情報処理を行う。またマイコン５００内には情報用のＯＳＤ表示を行うためのＯＳＤ出力回路が含まれており、ＯＳＤ出力回路からＲｅｄ（赤）、Ｇｒｅｅｎ（緑）、Ｂｌｕｅ（青）（以下それぞれＲ、Ｇ、Ｂと称す）の各データと、ＲＧＢデータのレベルを調整するためのデータＩ（インテンシティ）がミキシング回路６００に出力される。
このデータＩはＲＧＢデータの“０”と“１”の間のレベルを調整するものであり、例えば中間レベルに調整することができる。
ミキシング回路６００は、ＲＧＢデータのレベルをデータＩによって調整を行い、その結果を出力する。
信号処理回路２００は、ミキシング回路６００の出力結果に基づいた信号処理を行い、得られたＲ’、Ｇ’、Ｂ’の各信号をディスプレイ３００に出力する。

このように、従来のＯＳＤ表示においてはマイコンから出力されるＲ、Ｇ、Ｂの各データのレベルをデータＩで調整する動作を外付けのミキシング回路６００を用いて行っている。データＩを用いない場合、キャラクタ表示制御回路によって形成される表示色は、Ｒ、Ｇ、Ｂについてそれぞれ各２通り（“ＨＩＧＨ”（以下Ｈ）と“ＬＯＷ”（以下Ｌ））であり合計で２×２×２＝８の８通りの組み合わせとなる。すなわち８色の表示が可能であるが、図３に示すようにデータＩを用いることにより表示色をさらに増加させることができる。

ミキシング回路６００は、入力されるデータＩが“Ｌ”（論理値“０”）の場合には通常のＲ、Ｇ、Ｂ色としてそのまま出力し、“Ｈ”（論理値“１”）の場合には通常より薄い色、例えば中間レベルとなるように調整を行う。この場合、例えば形成される色の組み合わせは８＋８−１＝１５となり１５通りの色の表示が可能となる。
前述の式で１を減算しているのはＲＧＢのデータがすべて“０”（黒色）の場合には、データＩによって表示信号を調整させても出力は“０”であり表示色が変わらないためである。
このように、従来のＯＳＤ回路は、マイコン５００の外部に外付けされたミキシング回路６００を用いて、ＲＧＢの各データのレベルをデータＩで調整しており、その表示色は最大で１５色であった。
特開平１０−１０８０８８号公報

従来のＯＳＤ回路では、８色以外の色を作るには外付け回路を用いてＲＧＢの各データとデータＩとを調整するため規模が大きくなってしまうという問題点があった。またゲームなどの場合においてＯＳＤ表示をより多色、例えば１５色よりも多い色、によって表示することが要求されており、従来の１５色では色の表示が乏しいという問題点があった。

本発明は、回路規模を増加することなく、ＯＳＤの表示色を増やすことが可能なキャラクタ表示制御回路を提供することを目的とする。

本発明に係る主たる発明は、表示装置にキャラクタをオンスクリーン表示するためのＲＧＢ信号を発生するキャラクタ表示制御回路において、Ｈｓｙｎｃに応じて設定される第１データと、前記ＲＧＢ信号を構成するＲ信号、Ｇ信号、Ｂ信号の各表示レベルを示す第２データと、前記第２データのレベルを調整する第３データとを出力する出力回路と、前記第１データを保持する保持回路と、前記保持回路にＨｓｙｎｃごとに前記第１データの値を設定する設定回路と、前記第１データ、前記第２データ、前記第３データを論理演算することによって選択信号を制御する選択制御回路と、電源とグランド間に複数の抵抗が直列接続されており、前記選択信号に応じて、前記複数の抵抗から抵抗分割した複数の電圧値を選択する選択回路と、を備え、前記選択信号は、前記第３データが一方の論理レベルである場合、前記選択回路に前記第１データに関わらず前記第２データに対応する電圧値を前記複数の抵抗から選択出力させる信号であり、前記第２データ及び前記第３データが他方の論理レベルである場合、前記選択回路に前記第１データに対応する電圧値を前記複数の抵抗から選択出力させる信号である、ことを特徴とする。

本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。

本発明によれば、回路規模を大きくすることなく、ＯＳＤの表示色を増やすことができる。

＜キャラクタ表示制御回路構成＞
図１に本発明の実施の形態に係るキャラクタ表示制御回路を説明するためのブロック図を示す。同図に示すようにテレビジョン受像機は、キャラクタ表示制御回路１００を含み各種の情報処理を行うマイコン４００と、キャラクタ表示制御回路１００から出力されるＲＧＢ信号の信号処理を行う信号処理回路２００と、信号処理回路２００から出力されるＲ’Ｇ’Ｂ’信号に基づきに映像を表示するディスプレイ３００とを有している。

図２にマイコン４００内におけるキャラクタ表示制御回路１００を説明するための構成図を示す。同図において一点鎖線で囲まれる部分はＲ、Ｇ、Ｂの各色において同一の構成である。よって本発明の実施の形態では、説明の便宜上Ｒの場合についてのみ説明し、Ｇ、Ｂの場合の説明は省略することにする。

本発明の実施の形態に係るキャラクタ表示制御回路１００は、ＯＳＤ出力回路１０、出力レベルレジスタ（『保持回路』）２０、デコーダ３０、出力レベルセレクタ４０、ラダー出力切替回路（『選択回路』）５０とを有している。
ＯＳＤ出力回路１０は、データＲ（『第２データ』）とデータＲのレベルを調整するためのデータI（『第３データ』）の出力を行う。またＯＳＤ出力回路１０はタイミング検出回路（『設定回路』）６０を有しており、タイミング検出回路６０には水平同期信号ＨＳｙｎｃ、垂直同期信号Ｖｓｙｎｃ、およびＨＳｙｎｃより高い周波数のクロックＣＬＫが入力される。そしてタイミング検出回路６０はＨＳｙｎｃ、ＶＳｙｎｃに応じた画面上の位置に対し、出力レベルレジスタ２０に例えば２ビットのデータ（『第１データ』）を設定する。出力レベルレジスタ２０には（ａ１,ａ２）として例えば（Ｌ,Ｈ）又は（Ｌ,Ｌ）のデータが格納される。（ａ１,ａ２）の“Ｈ”と“Ｌ”の組み合わせはデコーダ３０による出力（ｂ１,ｂ２,ｂ３）が後述する値となればいずれでもよい。

デコーダ３０は、出力レベルレジスタ２０に格納された２ビットのデータを３値の出力に変換する。例えばデコーダ３０の出力（ｂ１,ｂ２,ｂ３）は入力が（Ｌ,Ｈ）の場合に（Ｌ,Ｈ,Ｌ）、（Ｌ,Ｌ）の場合に（Ｌ,Ｌ,Ｈ）となることにする。このようにｂ２、ｂ３のどちらか一方が“Ｈ”でそれ以外はすべて“Ｌ”となる。

ＡＮＤ回路７１、７２、７３は、デコーダ３０の出力ｂ１、ｂ２、ｂ３に応じてデータＲの出力を許可または禁止する。ｂ１が“Ｌ”であるのでＡＮＤ回路７１はデータＲに関係無く“Ｌ”を出力する。ＡＮＤ回路７２はｂ２が“Ｈ”の場合にはデータＲをそのまま出力し、ｂ２が“Ｌ”の場合にはデータＲの値にかかわらず“Ｌ”を出力する。ＡＮＤ回路７３はｂ３が“Ｈ”の場合にはデータＲをそのまま出力し、ｂ３が“Ｌ”の場合にはデータＲの値にかかわらず“Ｌ”を出力する。

インバータ７４は、データＲを入力し、データＲと反対のレベルを出力する。
出力レベルセレクタ４０は、マルチプレクサ４１、４２、４３、４４を備えており、データI、データＲ、デコーダ３０の各レベルに基づきラダー出力切替回路５０の制御を行う。

マルチプレクサ４１は、データIの値に応じてＡＮＤ回路７１の出力又はデータＲを選択的に出力する。具体的にはデータIが“Ｌ”の場合はデータＲを出力し、データIが“Ｈ”の場合にはＡＮＤ回路７１の出力を出力する。
マルチプレクサ４２は、データIの値に応じてＡＮＤ回路７２の出力を選択的に出力する。データIが“Ｌ”の場合には“Ｌ”を出力し、データIが“Ｈ”の場合にはＡＮＤ回路７２の出力を出力する。
マルチプレクサ４３は、データIの値に応じてＡＮＤ回路７３の出力を選択的に出力する。データIが“Ｌ”の場合には“Ｌ”を出力し、データIが“Ｈ”の場合にはＡＮＤ回路７３の出力を出力する。
マルチプレクサ４４は、データIの値に応じてデータIの値に応じてＡＮＤ回路７４の出力又はデータＲを選択的に出力する。データIが“Ｌ”の場合はデータＲの反対レベルを出力し、データIが“Ｈ”の場合にはインバータ７４の出力を出力する。
以上説明したマルチプレクサ４１、４２、４３、４４は、本発明を実施するための一例である。入力レベルセレクタ４０の入力と出力の関係が同じなら、これ以外の構成となっていてもよい。

ラダー出力切替回路５０は、トランスミッションゲート５１、５２、５３、５４を有しており、電源Ｖｃｃ−接地Ｖｓｓ間電圧を出力レベルセレクタ４０の出力に応じて抵抗分割した値を出力する。同図に示すように電源Ｖｃｃ（例えば５Ｖ）と接地Ｖｓｓ（例えば０Ｖ）間には抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５が直列に接続されている。

トランスミッションゲート５１、５２、５３、５４の一端は共通に接続されており、トランスミッションゲート５１の他端は抵抗Ｒ１、Ｒ２間に接続されている。そしてトランスミッションゲート５１は、マルチプレイサ４１の出力によって導通が制御され、導通すると電源Ｖｃｃを（Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）とＲ１で抵抗分割した値（例えば３．８Ｖ）（『第１電圧』）をＲ信号として出力する。

同様にトランスミッションゲート５２の他端は抵抗Ｒ２、Ｒ３間に接続されている。そしてトランスミッションゲート５２は、マルチプレイサ４２の出力によって導通が制御され、導通すると電源Ｖｃｃを（Ｒ３＋Ｒ４＋Ｒ５）と（Ｒ１＋Ｒ２）で抵抗分割した値（例えば２．９Ｖ）をＲ信号として出力する。

トランスミッションゲート５３の他端は抵抗Ｒ３、Ｒ４間に接続されている。そしてトランスミッションゲート５３は、マルチプレイサ４３の出力によって導通が制御され、導通すると電源Ｖｃｃを（Ｒ４＋Ｒ５）と（Ｒ１＋Ｒ２＋Ｒ３）で抵抗分割した値（例えば２．４Ｖ）をＲ信号として出力する。

トランスミッションゲート５４の他端は抵抗Ｒ４、Ｒ５間に接続されている。そしてトランスミッションゲート５４は、マルチプレイサ４４によって導通が制御され、導通すると電源ＶｃｃをＲ５と（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）で抵抗分割した値（例えば１．０Ｖ）（『第２電圧』）をＲ信号として出力する。

以上の構成によりＲ信号は、データI、データＲ、レジスタの設定に応じて４種類設定することが可能である。データＧ、データＢについても同様の構成によってそれぞれ４種類の出力を設定することができる。

＜キャラクタ表示制御回路動作＞
次に図２におけるキャラクタ表示制御回路１００の動作について説明する。
まずＨＳｙｎｃ、ＶＳｙｎｃ、ＣＬＫに基づいて出力レベルレジスタ２０の２ビットデータ（ａ１,ａ２）が設定され、２ビットデータはデコーダ３０によって３値（ｂ１,ｂ２,ｂ３）に変換される。ｂ１は前述のように“Ｌ”であり、ｂ２、ｂ３は、何れか一つが“Ｈ”で、他は“Ｌ”となっている。

i）データＩが“Ｌ”でデータＲが“Ｈ”の場合
マルチプレクサ４１の出力が“Ｈ”でマルチプレクサ４２、４３、４４の出力が“Ｌ”となり、ラダー出力切替回路５０のトランスミッションゲート５１がオンする。よってＲ信号として電源Ｖｃｃを（Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）とＲ１で抵抗分割した値（例えば３．８Ｖ）が出力される。すなわちこの場合デコーダ３０の出力にかかわらず第１電圧が出力される。

ii）データＲが“Ｌ”の場合
マルチプレクサ４４の出力が“Ｈ”でマルチプレクサ４１、４２、４３の出力が“Ｌ”となり、ラダー出力切替回路５０のトランスミッションゲート５４がオンする。よってＲ信号として電源ＶｃｃをＲ５と（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）で抵抗分割した値（例えば１．０Ｖ）が出力される。すなわちこの場合データＩおよびデコーダ３０の出力にかかわらず第２電圧が出力される。

iii）データＩとデータＲが共に“Ｈ”の場合
まず、（ｂ１,ｂ２,ｂ３）＝（Ｌ,Ｈ,Ｌ）の場合には、ＡＮＤ回路７２の出力が“Ｈ”となりＡＮＤ回路７１、７３およびインバータ７４の出力が“Ｌ”となる。そして出力レベルセレクタ４０において、マルチプレクサ４２の出力が“Ｈ”でマルチプレクサ４１、４３、４４の出力が“Ｌ”となり、ラダー出力切替回路５０のトランスミッションゲート５２がオンする。よってＲ信号として電源Ｖｃｃを（Ｒ３＋Ｒ４＋Ｒ５）と（Ｒ１＋Ｒ２）で抵抗分割した値（例えば２．９Ｖ）が出力される。

次に、（ｂ１,ｂ２,ｂ３）＝（Ｌ,Ｌ,Ｈ）の場合には、ＡＮＤ回路７３の出力が“Ｈ”となりＡＮＤ回路７１、７２およびインバータ７４の出力が“Ｌ”となる。そして出力レベルセレクタ４０において、マルチプレクサ４３の出力が“Ｈ”でマルチプレクサ４１、４２、４４の出力が“Ｌ”となり、ラダー出力切替回路５０のトランスミッションゲート５３がオンする。よってＲ信号として電源Ｖｃｃを（Ｒ４＋Ｒ５）と（Ｒ１＋Ｒ２＋Ｒ３）で抵抗分割した値（例えば２．４Ｖ）が出力される。

このように、データIが“Ｌ”の場合にはデコーダ３０の出力値は反映されずに、データＲの値によってトランスミッションゲート５１あるいは５４が選択され、データＩとデータＲがともに“Ｈ”の場合に、デコーダ３０の出力値が反映されることにより、トランスミッションゲート５２あるいは５３が選択される。

よってキャラクタ表示制御回路１００は、データＲ、データI、デコーダ３０の出力の論理演算によって４値の出力レベルを設定することができる。Ｇ、Ｂについても同様の構成とすることで各４値設定できるので、ＯＳＤ表示色はこの組み合わせとして４×４×４＝６４色となる。

ところで、キャラクタ表示する際、各水平走査期間内においてデータＩは変更可能であるが、出力レベルレジスタ２０の値は固定で変更できなくなっている。

しかし、タイミング検出回路６０が、水平走査線が所定のタイミングで切り替わることを示すＨＳｙｎｃに基づいて、出力レベルレジスタ２０の値を設定するための割り込み信号をマイコン４００に出力することができる。そしてマイコン４００が割り込み信号を受け付けることによって、キャラクタ表示制御回路１００は異なる水平走査線間で出力レベルレジスタ２０に保持されている２ビットデータの値を異なる値に設定することができる。よって画面上にキャラクタを表示する際、前述の６４色を用いる事ができ、多彩な色表示が可能となる。

以上説明したように本発明のキャラクタ表示制御回路１００は、ＲＧＢの各データとデータＩを外付けのミキシング回路４００を使用せず色調整を行うので回路規模を大きくすることがない。また、ＲＧＢの各色につき２ビットの値を格納するレジスタを用いて、４つに抵抗分割されたラダー出力レベル切替回路５０から任意の電圧レベルを出力することにより表示可能な色を更に増加することができる。またハード構成によって論理演算を行い出力レベルの選択を行うのでソフト処理を軽減できる。さらに割り込み信号により、水平走査線間でレジスタの値を異なる値に設定することができ、キャラクタ表示おいて表示可能な色の数を増加することができる。

以上、本発明の実施の形態について、その実施の形態に基づき具体的に説明したが、これに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば出力レベルレジスタを３ビット以上とし、ラダー出力切替回路の抵抗を６個以上設け、この出力切替に対応するデコーダおよび出力レベルセレクタを構成するという簡単な変更によって、キャラクタ表示制御回路は６４色より多い色表示を行うことが可能となる。

本発明に係るキャラクタ表示制御回路を含むテレビジョン受像器のブロック図である。 本発明に係るキャラクタ表示制御回路を説明するための構成図である。 従来のＯＳＤ出力を説明するためのテレビジョン受像器のブロック図である。

符号の説明

１０ ＯＳＤ出力回路
２０ 出力レベルレジスタ
３０ デコーダ
４０ 出力レベルセレクタ
４１、４２、４３、４４ マルチプレクサ
５０ ラダー出力切替回路
５１、５２、５３、５４ トランスミッションゲート
６０ タイミング検出回路
１００ キャラクタ表示制御回路
２００ 信号処理回路
３００ ディスプレイ
４００、５００ マイコン
６００ ミキシング回路

Claims (4)

1. 表示装置にキャラクタをオンスクリーン表示するためのＲＧＢ信号を発生するキャラクタ表示制御回路において、
   Ｈｓｙｎｃに応じて設定される第１データと、前記ＲＧＢ信号を構成するＲ信号、Ｇ信号、Ｂ信号の各表示レベルを示す第２データと、前記第２データのレベルを調整する第３データとを出力する出力回路と、
   前記第１データを保持する保持回路と、
   前記保持回路にＨｓｙｎｃごとに前記第１データの値を設定する設定回路と、
   前記第１データ、前記第２データ、前記第３データを論理演算することによって選択信号を制御する選択制御回路と、
   電源とグランド間に複数の抵抗が直列接続されており、前記選択信号に応じて、前記複数の抵抗から抵抗分割した複数の電圧値を選択する選択回路と、を備え、
   前記選択信号は、前記第３データが一方の論理レベルである場合、前記選択回路に前記第１データに関わらず前記第２データに対応する電圧値を前記複数の抵抗から選択出力させる信号であり、前記第２データ及び前記第３データが他方の論理レベルである場合、前記選択回路に前記第１データに対応する電圧値を前記複数の抵抗から選択出力させる信号である、
   ことを特徴とするキャラクタ表示制御回路。
2. 前記選択回路、前記保持回路、前記選択制御回路は、前記ＲＧＢ信号を構成するＲ信号、Ｇ信号、Ｂ信号ごとに設けられてなることを特徴とする請求項１に記載のキャラクタ表示制御回路。
3. 請求項２に記載のキャラクタ表示制御回路を集積化してなることを特徴とする集積回路。
4. マイクロコンピュータであることを特徴とする請求項３に記載の集積回路。

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