KR102561576B1 - 감마 조절 회로 및 이를 이용한 디스플레이 구동 회로 - Google Patents

감마 조절 회로 및 이를 이용한 디스플레이 구동 회로 Download PDF

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Abstract

본 발명은 감마 조절 회로를 제공한다. 상기 감마 조절 회로는 제1 노드, 제1 노드와 다른 제2 노드, 제1 및 제2 전압 신호가 제공되고, 제1 및 제2 전압 신호 중 하나를 제3 전압 신호로 출력하는 제1 디코더, 제3 전압 신호를 양의 입력으로 제공받고, 제4 전압 신호를 출력하는 증폭기, 제4 전압 신호를 제공받고, 제공된 제4 전압 신호를 제1 및 제2 노드 중 하나에 제5 전압 신호로 출력하는 제2 디코더, 제1 및 제2 노드와 연결되고, 제1 및 제2 노드 중 어느 하나로부터 제5 전압 신호를 제공받고, 제5 전압 신호를 증폭기의 음의 입력단에 제6 전압 신호로 출력하는 제3 디코더, 및 제1 및 제2 노드 사이에 연결된 제1 저항을 포함한다.

Description

감마 조절 회로 및 이를 이용한 디스플레이 구동 회로{GAMMA ADJUSTMENT CIRCUIT AND DISPLAY DRIVER CIRCUIT USING THE SAME}
본 발명은 감마 조절 회로 및 이를 이용한 디스플레이 구동 회로에 관한 것이다. 구체적으로, 본 발명은 집적도가 증가되고, 감마 조절 범위가 확대된 감마 조절 회로 및 이를 이용한 디스플레이 구동 회로에 관한 것이다.
디스플레이(Display) 분야에서, 화질 특성에 대한 요구 사항이 점점 중요시되고 있다. 특히, 감마 커브(gamma curve)와 디스플레이 패널(display panel)의 특성 사이의 정합(matching) 여부가 중요하다.
만약 특정 디스플레이 패널의 특성에 맞추어 감마 커브를 설계하는 경우, 디스플레이 패널의 특성이 변경되면, 휘도 특성을 만족하지 못하는 경우가 발생한다. 이때, 변경된 디스플레이 패널의 휘도 특성을 만족시키기 위해서는, 하드웨어의 변경이 불가피한 경우가 많다.
또한 디스플레이 패널의 베젤 두께가 점점 더 얇아지는 등, 디스플레이 구동 집적회로의 크기가 더 작아질 필요성이 있다.
본 발명이 해결하고자 하는 기술적 과제는 집적도가 증가된 감마 조절 회로 및 이를 이용한 디스플레이 구동 회로를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 감마 커브의 조절 범위가 확대된 감마 조절 회로 및 이를 이용한 디스플레이 구동 회로를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 감마 조절 회로는 제1 노드, 제1 노드와 다른 제2 노드, 제1 및 제2 전압 신호가 제공되고, 제1 및 제2 전압 신호 중 하나를 제3 전압 신호로 출력하는 제1 디코더, 제3 전압 신호를 양의 입력으로 제공받고, 제4 전압 신호를 출력하는 증폭기, 제4 전압 신호를 제공받고, 제공된 제4 전압 신호를 제1 및 제2 노드 중 하나에 제5 전압 신호로 출력하는 제2 디코더, 제1 및 제2 노드와 연결되고, 제1 및 제2 노드 중 어느 하나로부터 제5 전압 신호를 제공받고, 제5 전압 신호를 증폭기의 음의 입력단에 제6 전압 신호로 출력하는 제3 디코더, 및 제1 및 제2 노드 사이에 연결된 제1 저항을 포함한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 디스플레이 구동 회로는 디스플레이 패널과 연결되고, 디스플레이 패널에 아날로그 전압을 제공하는 소스 구동 집적회로, 디스플레이 패널과 연결되고, 디스플레이 패널에 아날로그 전압이 제공되도록 디스플레이 패널의 게이트를 조절하는 게이트 구동 집적회로, 호스트로부터 신호를 수신하고, 수신된 신호에 기초하여 소스 구동 집적회로 및 게이트 구동 집적회로를 제어하는 컨트롤러, 및 아날로그 전압을 소스 구동 집적회로에 제공하는 감마 조절 회로를 포함하되, 감마 조절 회로는, 케스케이드(cascade)된 차분 증폭기(differential amplifier)와 커먼 소스 증폭기(CS amplifier)를 포함하는 증폭기, 제1 및 제2 출력단을 포함하는 제1 디코더, 및 제1 및 제2 입력단을 포함하는 제2 디코더를 포함하고, 차분 증폭기는 제1 신호를 입력으로 제공받고, 제2 신호를 커먼 소스 증폭기에 제공하고, 커먼 소스 증폭기는 제2 신호를 입력으로 제공받고, 제3 신호를 제1 디코더에 제공하고, 제1 디코더는, 제1 선택 신호에 기초하여 제1 및 제2 출력단 중 어느 하나를 선택하고, 선택된 출력단에 제3 신호를 제4 신호로 제공한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 디스플레이 구동 회로는 디스플레이 패널과 연결되고, 디스플레이 패널에 아날로그 전압을 제공하는 소스 구동 집적회로, 디스플레이 패널과 연결되고, 디스플레이 패널에 아날로그 전압이 제공되도록 디스플레이 패널의 게이트를 조절하는 게이트 구동 집적회로, 호스트로부터 신호를 수신하고, 수신된 신호에 기초하여 소스 구동 집적회로 및 게이트 구동 집적회로를 제어하는 컨트롤러, 및 아날로그 전압을 소스 구동 집적회로에 제공하는 감마 조절 회로를 포함하고, 감마 조절 회로는 제1 디코더, 제2 디코더, 및 증폭기를 포함하고, 증폭기의 출력단은 제1 디코더의 입력단과 연결되고, 제1 디코더의 출력단은 제1 및 제2 노드를 통해 제2 디코더의 입력단과 연결되고, 제2 디코더의 출력단은 증폭기의 음의 입력단과 연결되고, 제1 및 제2 노드 사이에 제1 저항이 연결된다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 디스플레이 장치의 구조를 설명하기 위한 예시적인 블록도이다.
도 2는 몇몇 실시예에 따른 감마 조절 회로를 설명하기 위한 예시적인 도면이다.
도 3은 몇몇 실시예에 따른 감마 조절 회로를 상세히 설명하기 위한 예시적인 도면이다.
도 4는 몇몇 실시예에 따라, 몇몇 출력 노드의 출력 전압이 결정되는 방법을 설명하기 위한 예시적인 도면이다.
도 5 및 도 6은 몇몇 실시예에 따른 감마 조절 회로의 제6 내지 제9 출력 전압을 설명하기 위한 예시적인 그래프이다.
도 7은 몇몇 실시예에 따른 감마 조절 회로의 아날로그 전압의 크기의 조절 범위를 도시한 예시적인 그래프이다.
도 8은 몇몇 실시예에 따른 감마 조절 회로를 설명하기 위한 예시적인 도면이다.
도 9는 몇몇 실시예에 따른 탭 포인트 버퍼의 구조를 설명하기 위한 예시적인 도면이다.
도 10은 몇몇 실시예에 따른 증폭기를 설명하기 위한 예시적인 도면이다.
도 11 내지 도 14는 몇몇 실시예에 따른 감마 조절 회로를 이용하여 아날로그 전압의 크기와 이와 대응되는 디지털 데이터를 결정하는 것을 설명하기 위한 예시적인 그래프이다.
도 15는 몇몇 실시예에 따라 상보형 금속 산화 반도체로 구현된 감마 조절 회로를 설명하기 위한 예시적인 회로도이다.
도 1은 몇몇 실시예에 따른 디스플레이 장치의 구조를 설명하기 위한 예시적인 블록도이다.
도 1을 참조하면, 디스플레이 장치(100, display device)는 디스플레이 구동 회로(110, display driver circuit)와 디스플레이 패널(120, display panel)을 포함할 수 있다.
몇몇 실시예에 따르면, 디스플레이 구동 회로(110)는 컨트롤러(112, controller), 감마 조절 회로(114, gamma adjustment circuit), 소스 구동 집적회로(116, source driver IC), 게이트 구동 집적회로(118, gate driver IC)를 포함할 수 있다.
컨트롤러(112)는 호스트(HOST)로부터 신호를 수신할 수 있다. 컨트롤러(112)는 수신한 신호를 기초로, 소스 구동 집적회로(116) 및 게이트 구동 집적회로(118)를 제어할 수 있다. 몇몇 실시예에서, 컨트롤러(112)는 호스트(HOST)로부터 클락 신호(clock signal)를 수신할 수 있다. 컨트롤러(112)는 클락 신호에 기초하여 게이트 구동 집적회로(118)에 연결된 게이트의 온/오프를 제어할 수 있다.
몇몇 실시예에서, 컨트롤러(112)는 호스트(HOST)로부터 디지털 데이터(digital data)를 수신할 수 있다. 컨트롤러(112)는 수신된 디지털 데이터를 소스 구동 집적회로(116)에 제공할 수 있다. 몇몇 실시예에서 호스트(HOST)는 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 실시예들이 이에 제한되지는 않는다.
몇몇 실시예에서, 디스플레이 패널(120)은 로우 라인(122, row line)과 컬럼 라인(124, column line)을 포함할 수 있다. 디스플레이 패널(120)은 로우 라인(122)을 따라 배열된 복수의 트랜지스터(TR)를 포함할 수 있다. 로우 라인(122)을 따라 배열된 복수의 트랜지스터(TR)는 서로 동일한 로우 라인(122)에 게이팅(gating)될 수 있다.
몇몇 실시예에서, 게이트 구동 집적회로(118)는 디스플레이 패널(120)의 로우 라인(122)과 연결될 수 있다. 게이트 구동 집적회로(118)는 디스플레이 패널(120)의 로우 라인(122)에 게이팅 신호(gating signal)를 제공할 수 있다. 로우 라인(122)에 게이팅 신호가 제공되면, 게이팅 신호가 제공된 로우 라인(122)을 따라 배열된 복수의 트랜지스터(TR)는 턴 온(turn on)될 수 있다.
몇몇 실시예에서, 디스플레이 패널(120)은 컬럼 라인(124)을 따라 배열된 복수의 트랜지스터(TR)를 포함할 수 있다. 컬럼 라인(124)을 따라 배열된 복수의 트랜지스터(TR)의 소스/드레인은 서로 동일한 컬럼 라인(124)에 연결될 수 있다.
몇몇 실시예에서 소스 구동 집적회로(116)는 디스플레이 패널(120)의 컬럼 라인(124)과 연결될 수 있다. 소스 구동 집적회로(116)는 디스플레이 패널(120)의 컬럼 라인(124)에 아날로그 전압을 제공할 수 있다. 몇몇 실시예에서, 컨트롤러(112)는 호스트(HOST)로부터 디지털 데이터(digital data)를 제공받을 수 있다. 컨트롤러(112)는 제공받은 디지털 데이터를 소스 구동 집적회로(116)에 제공할 수 있다. 소스 구동 집적회로(116)는 감마 조절 회로(114)를 이용하여, 제공된 디지털 데이터를 아날로그 전압(analog voltage)으로 변환할 수 있다. 소스 구동 집적회로(116)는 변환된 아날로그 전압을 디스플레이 패널(120)의 컬럼 라인(124)에 제공할 수 있다. 다시 말해서, 소스 구동 집적회로(116)는 컨트롤러(112)로부터 수신한 디지털 데이터와 대응되는 아날로그 전압을 디스플레이 패널(120)에 제공할 수 있다.
몇몇 실시예에서, 소스 구동 집적회로(116)는 디스플레이 패널(120)의 컬럼 라인(124)에 아날로그 전압을 제공하고, 게이트 구동 집적회로(118)는 디스플레이 패널(120)의 로우 라인(122)에 게이팅 신호를 제공할 수 있다. 로우 라인(122)에 제공되는 게이팅 신호에 의해, 로우 라인(122)을 따라 배열된 복수의 트랜지스터(TR)는 턴 온될 수 있다. 로우 라인(122)을 따라 배열된 복수의 트랜지스터(TR)가 턴 온되므로, 컬럼 라인(124) 각각은 커패시터(C)와 연결될 수 있다. 다시 말해서, 컬럼 라인(124)에 제공된 아날로그 전압 각각은 로우 라인(122)을 따라 배열된 복수의 트랜지스터(TR)와 연결된 커패시터(C)에 제공될 수 있다. 커패시터(C)는 아날로그 전압을 저장할 수 있다. 커패시터(C)가 저장한 아날로그 전압은 디스플레이 패널(120)의 픽셀(pixel)의 밝기와 대응될 수 있다.
몇몇 실시예에서, 트랜지스터(TR) 하나와 커패시터(C) 하나를 픽셀로 정의할 수 있으나, 실시예들이 이에 제한되지는 않는다. 예를 들어, 하나의 픽셀은 3개의 트랜지스터(TR)와 3개의 커패시터(C)를 포함할 수 있다. 비록 도 2에는 트랜지스터(TR)가 NMOSFET인 것으로 도시하였으나, 실시예들이 이에 제한되지 않는다. 도 2 및 도 3을 참조하여, 몇몇 실시예에 따른 감마 조절 회로(114)를 설명한다.
도 2는 몇몇 실시예에 따른 감마 조절 회로를 설명하기 위한 예시적인 도면이다. 도 3은 몇몇 실시예에 따른 감마 조절 회로를 상세히 설명하기 위한 예시적인 도면이다.
도 2를 참조하면, 몇몇 실시예에 따른 감마 조절 회로(114_1)는 감마 조절 레지스터(210, gamma adjustment register), 복수의 감마 디코더(220~222, GDEC), 및 복수의 감마 증폭기(230~232, GAMP)를 포함할 수 있다.
전술한 바와 같이, 몇몇 실시예에서 소스 구동 집적회로(116)는 감마 조절 회로(114_1)를 이용하여, 디지털 데이터를 아날로그 전압으로 변환할 수 있다. 몇몇 실시예에서, 디지털 데이터는 8bit 데이터일 수 있다. 다시 말해서, 디지털 데이터는 [00000000]에서 [11111111]까지 총 256개의 디지털 데이터일 수 있다. 몇몇 실시예에서, 아날로그 전압(V0~V255)은 각각 256개의 디지털 데이터에 각각 대응하는 전압 값일 수 있다. 예를 들어, 아날로그 전압(V0)은 디지털 데이터 [00000000]에 대응되는 전압 값일 수 있다. 몇몇 실시예에서, 아날로그 전압(V0~V255)은 제0 내지 제255 출력 전압(V0~V255)과 혼용된다.
몇몇 실시예에서 각각의 아날로그 전압(V0~V255)은 디스플레이 패널(120)에 포함된 픽셀의 밝기를 의미할 수 있다. 예를 들어, 컨트롤러(112)는 호스트(HOST)로부터 제1 픽셀에 대한 디지털 데이터를 수신할 수 있다. 제1 픽셀에 대한 디지털 데이터는 제1 픽셀이 디스플레이할 밝기의 정도를 의미할 수 있다. 컨트롤러(112)는 제1 픽셀에 대한 디지털 데이터를 소스 구동 집적회로(116)에 제공할 수 있다. 소스 구동 집적회로(116)는 컨트롤러(112)로부터 제공받은 제1 픽셀에 대한 디지털 데이터가 [00000001]인 경우, 감마 조절 회로(114)를 이용하여, [00000001]을 제1 출력 전압(V1)으로 변환할 수 있다. 이어서, 소스 구동 집적회로(116)는 제1 출력 전압(V1)을 제1 픽셀에 제공할 수 있다.
몇몇 실시예에서, 디지털 데이터가 [00000000]에서 [11111111]까지 선형적으로 변하더라도, 디지털 데이터 각각과 대응되는 아날로그 전압(V0~V255)은 비선형적으로 변할 수 있다. 이는 인간의 시각이 밝기의 변화를 인지하는 정도가 비선형적이기 때문에, 이를 보정하기 위함일 수 있다. 감마 조절 회로(114_1)에 대해 조금 더 구체적으로 설명하기 위해, 도 3을 참조한다.
도 3은 설명의 편의를 위해 감마 조절 회로(144_1)의 일부만 도시한다. 몇몇 실시예에서, 감마 조절 레지스터(210)는 복수의 감마 디코더(220~222) 각각과 연결될 수 있다. 제1 감마 디코더(220)는 제1 감마 증폭기(230)에 제공할 제2 기준 전압(VREF2)을 결정할 수 있다. 몇몇 실시예에서, 제1 감마 디코더(220)는 감마 조절 레지스터(210)에 저장된 값에 기초하여, 제1 감마 증폭기(230)에 제공할 제2 기준 전압(VREF2)을 결정할 수 있다. 예를 들어, 감마 조절 레지스터(210)에 저장된 값이 제1 값인 경우, 제1 감마 디코더(220)는 제1 점(P1)에 인가된 전압을 제2 기준 전압(VREF2)으로 결정할 수 있다. 감마 조절 레지스터(210)에 저장된 값이 제1 값과 다른 제2 값인 경우, 제1 감마 디코더(220)는 제2 점(P2)에 인가된 전압을 제2 기준 전압(VREF2)으로 결정할 수 있다. 마찬가지 방법으로, 제2 및 제3 감마 디코더(221, 222)는 제2 및 제3 감마 증폭기(231, 232)에 제공될 제5 및 제10 기준 전압(VREF5, VREF10)을 결정할 수 있다.
몇몇 실시예에서, 제1 내지 제3 감마 증폭기(230~232)는 각각 제2 출력 노드(ND2), 제5 출력 노드(ND5), 및 제10 출력 노드(ND10)에 출력을 제공할 수 있다. 몇몇 실시예에서, 제1 내지 제3 감마 증폭기(230~232)는 버퍼(buffer)로서 동작할 수 있다. 다시 말해서, 제2, 제5, 및 제10 출력 노드(ND2, ND5, ND10)에 제공된 출력은 각각 제2, 제5, 및 제10 기준 전압(VREF2, VREF5, VREF10)과 실질적으로 동일할 수 있다. 본 명세서에서, 전압이 실질적으로 동일하다는 것은 도선 및 소자를 통과할 때 발생하는 전압 강하가 없는 것으로 가정하였을 때, 전압 레벨이 서로 동일한 것을 의미한다. 본 발명의 기술 분야에서 통상의 지식을 가진 자는, 전압이 서로 실질적으로 동일하다는 표현을 충분히 이해할 수 있을 것이다.
몇몇 실시예에서, 제1 내지 제3 감마 증폭기(230~232)는 버퍼로 동작하기 때문에, 제1 내지 제3 감마 디코더(220~222)가 결정하는 제2, 제5, 및 제10 기준 전압(VREF2, VREF5, VREF10)은 각각 제2, 제5, 및 제10 출력 전압(V2, V5, V10)이 될 수 있다. 몇몇 실시예에서, 제2, 제5, 및 제10 출력 전압(V2, V5, V10)은 각각 디지털 데이터 2, 5, 10(즉, [00000010], [00000101], [00001010])에 대응하는 아날로그 전압일 수 있다. 다시 말해서, 복수의 감마 디코더 각각은 복수의 출력 전압(도 2의 V0, V2, V5, V1, ... ,V255)의 크기를 결정할 수 있다.
도 4를 참조하여, 예를 들어 제6 출력 노드(ND6) 등과 같이 감마 증폭기가 연결되지 않은 출력 노드의 출력 전압이 결정되는 방법을 설명한다.
도 4는 몇몇 실시예에 따라, 몇몇 출력 노드의 출력 전압이 결정되는 방법을 설명하기 위한 예시적인 도면이다.
도 4는 도 2 및 도 3의 일부를 도시한다. 몇몇 실시예에서, 제2 감마 증폭기(231)의 출력단은 제5 출력 노드(ND5)에 연결될 수 있다. 제2 감마 증폭기(231)는 버퍼로서 동작하므로, 제5 출력 노드(ND5)에는 제5 기준 전압(VREF5)이 제공될 수 있다. 다시 말해서, 디지털 데이터 [00000101]에 대응하는 아날로그 전압(V5)은 제5 기준 전압(VREF5)이 될 수 있다.
몇몇 실시예에서, 제3 감마 증폭기(232)의 출력단은 제10 출력 노드(ND10)에 연결될 수 있다. 제3 감마 증폭기(232)는 버퍼로서 동작하므로, 제10 출력 노드(ND10)에는 제10 기준 전압(VREF10)이 제공될 수 있다. 다시 말해서, 디지털 데이터 [00001010]에 대응하는 아날로그 전압(V10)은 제10 기준 전압(VREF10)이 될 수 있다.
몇몇 실시예에서, 제5 출력 노드(ND5)와 제10 출력 노드(ND10) 사이에 저항이 연결될 수 있다. 제5 출력 전압(V5)과 제10 출력 전압(V10)이 서로 다르기 때문에, 제5 출력 노드(ND5)와 제10 출력 노드(ND10) 사이의 저항에서 전압 강하가 발생될 수 있다. 즉, 제5 출력 노드(ND5)에서 제10 출력 노드(ND10)까지 전압 강하가 발생될 수 있다.
몇몇 실시예에서, 제6 내지 제9 출력 노드(ND6~ND9)는 제5 출력 노드(ND5)와 제10 출력 노드(ND10) 사이에 등간격으로 배치될 수 있다. 제6 내지 제9 출력 전압(V6~V9)은 각각 제6 내지 제 9 출력 노드(ND6~ND9)에서의 전압일 수 있다. 다시 말해서, 제6 내지 제9 출력 전압(V6~V9)은 제5 출력 전압(V5)과 제10 출력 전압(V10) 사이에서 선형으로 감소/증가되는 전압 값을 가질 수 있다. 예시적인 설명을 위해 도 5 및 도 6을 참조한다.
도 5 및 도 6은 몇몇 실시예에 따른 감마 조절 회로의 제6 내지 제9 출력 전압을 설명하기 위한 예시적인 그래프이다.
도 5를 참조하면, 디지털 데이터 5(즉, [00000101])에 대응하는 아날로그 전압(V5)이 5.0V이고, 디지털 데이터 10(즉, [00001010])에 대응하는 아날로그 전압(V10)이 4.0V인 경우를 가정한다. 다시 말해서, 제2 감마 디코더(221)가 결정한 제5 기준 전압(VREF5)이 5.0V이고, 제3 감마 디코더(222)가 결정한 제10 기준 전압(VREF10)이 4.0V인 경우를 예로 들어 설명한다. 다만, 이러한 전압 값은 예시적인 것이며, 실시예들이 이에 제한되지는 않는다.
몇몇 실시예에서, 제5 출력 전압(V5)은 제10 출력 전압(V10)에 도달때까지 선형적으로 감소될 수 있다. 다시 말해서, 제6 내지 제9 출력 전압(V6~V9)은 제5 출력 전압(V5) 및 제10 출력 전압(V10) 사이에서 동일한 기울기로 감소되는 값일 수 있다. 다시 말해서, 제6 내지 제9 출력 전압(V6~V9)은 각각 4.8V, 4.6V, 4.4V, 및 4.2V일 수 있다.
도 6을 참조하면, 디지털 데이터 5(즉, [00000101])에 대응하는 아날로그 전압(V5)이 4.5V이고, 디지털 데이터 10(즉, [00001010])에 대응하는 아날로그 전압(V10)이 4.0V인 경우를 가정한다. 다시 말해서, 제2 감마 디코더(221)가 결정한 제5 기준 전압(VREF5)이 4.5V이고, 제3 감마 디코더(222)가 결정한 제10 기준 전압(VREF10)이 4.0V인 경우를 예로 들어 설명한다. 다만, 이러한 전압 값은 예시적인 것이며, 실시예들이 이에 제한되지는 않는다.
몇몇 실시예에서, 제5 출력 전압(V5)은 제10 출력 전압(V10)에 도달할 때까지 선형적으로 감소될 수 있다. 다시 말해서, 제6 내지 제9 출력 전압(V6~V9)은 제5 출력 전압(V5) 및 제10 출력 전압(V10) 사이에서 동일한 기울기로 감소되는 값일 수 있다. 다시 말해서, 제6 내지 제9 출력 전압(V6~V9)은 각각 4.4V, 4.3V, 4.2V, 및 4.1V일 수 있다.
도 5 및 도 6은 특정 구간에 대해서만 도시된 바, 디지털 데이터와 아날로그 전압이 선형적인 것으로 도시되었다. 그러나, 전체 구간에서 디지털 데이터와 아날로그 전압은 비선형적인 관계를 갖는다. 도 7을 참조하여 설명한다.
도 7은 몇몇 실시예에 따른 감마 조절 회로의 아날로그 전압의 크기의 조절 범위를 도시한 예시적인 그래프이다.
도 7은 디지털 데이터 2, 5, 10만 이와 대응하는 아날로그 전압의 크기를 조절할 수 있는 것으로 도시하였으나, 이는 설명의 편의를 위한 것일 뿐, 실시예들이 이에 제한되지는 않는다.
몇몇 실시예에서, 설명의 편의를 위해, 대응되는 아날로그 전압의 크기를 임의로 조절할 수 있는 디지털 데이터를 제1 디지털 데이터(예를 들어, 2, 5, 10)로, 대응하는 아날로그 전압의 크기가 인접한 아날로그 전압 값들에 의존하는 디지털 데이터는 제2 디지털 데이터(예를 들어, 6~9)로 정의한다. 또한, 설명의 편의를 위해, 디지털 데이터와 이와 대응되는 아날로그 전압의 크기를 도시한 그래프를 감마 커브(gamma curve)이라 지칭한다. 즉, 도 7에 도시된 실선은 감마 커브(700)일 수 있다. 또한, 도 7에 도시된 점선은 감마 커브(700)가 변경될 수 있는 범위일 수 있다.
도 7을 참조하면, 제1 디지털 데이터와 대응되는 아날로그 전압의 크기는 감마 디코더에 의해 조절될 수 있다. 예를 들어, 디지털 데이터 2, 5, 10에 대응하는 아날로그 전압의 크기는 감마 디코더(220~222)에 의해 증가되거나 감소될 수 있다.
반면, 제2 디지털 데이터와 대응되는 아날로그 전압의 크기는 제1 디지털 데이터와 대응되는 아날로그 전압의 크기에 의존할 수 있다. 예를 들어, 디지털 데이터 6 내지 9에 대응하는 아날로그 전압의 크기는 디지털 데이터 5에 대응하는 아날로그 전압의 크기와, 디지털 데이터 10에 대응하는 아날로그 전압의 크기에 의존적으로 변할 수 있다. 전술한 바와 같이, 제2 디지털 데이터에 대응하는 아날로그 전압의 크기는 제1 디지털 데이터에 대응하는 아날로그 전압의 크기들 사이에서 선형적으로 증감될 수 있다.
도 5 내지 도 7을 참조하면, 몇몇 실시예에서, 제1 디지털 데이터에 대응되는 아날로그 전압(예를 들어, V5)의 크기는 감마 디코더에 의해 결정될 수 있다. 제2 디지털 데이터에 대응되는 아날로그 전압(예를 들어, V6)은 제1 디지털 데이터에 대응되는 아날로그 전압(예를 들어, V5, V10)의 크기에 의존적일 수 있다. 몇몇 실시예에 따른 감마 조절 회로(114_1)에서, 제1 디지털 데이터 및 제2 디지털 데이터를 결정하는 것은 감마 조절 회로(114_1)가 제조되는 단계에서 미리 결정된다. 다시 말해서, 감마 증폭기의 출력이 연결되는 출력 노드는 감마 조절 회로(114_1)가 제조되는 단계에서 결정된다. 예를 들어, 제1 감마 증폭기(230)의 출력이 제2 출력 노드(ND2)에 연결되는 것은 감마 조절 회로(114_1)가 제조되는 단계에서 결정된다. 제1 감마 증폭기(230)의 출력을, 예를 들어, 제3 출력 노드(ND3)에 연결하기 위해서는 하드웨어의 변경이 필요하다.
도 8은 몇몇 실시예에 따른 감마 조절 회로를 설명하기 위한 예시적인 도면이다. 설명의 편의를 위해, 중복되는 내용은 생략하거나 간단히 설명한다. 도 8은 감마 조절 회로(114)의 일부만 도시한다.
도 8을 참조하면, 몇몇 실시예에 따른 감마 조절 회로(114_2)는 감마 조절 레지스터(210), 복수의 감마 디코더(220~222), 탭 포인트 레지스터(810), 및 복수의 탭 포인트 버퍼(830~832)를 포함할 수 있다.
전술한 바와 같이, 감마 조절 레지스터(210)는 제1 내지 제3 감마 디코더(220~222) 각각과 연결될 수 있다. 제1 내지 제3 감마 디코더(220~222) 각각의 출력은 제1 내지 제3 탭 포인트 버퍼(830~832)와 각각 연결될 수 있다. 다시 말해서, 제1 내지 제3 탭 포인트 버퍼(830~832)는, 감마 조절 레지스터(210)에 저장된 값을 기초로 제1 내지 제3 감마 디코더(220~222)가 결정한 기준 전압(VREF2, VREF5, VREF10)을 각각 입력으로 제공받을 수 있다.
제1 내지 제3 탭 포인트 버퍼(830~832)는 탭 포인트 레지스터(810)와 각각 연결될 수 있다. 탭 포인트 레지스터(810)는 후술할 제1 및 제2 선택 신호(GTAP[2:0])가 저장될 수 있다. 제1 내지 제3 탭 포인트 버퍼(830~832)를 상세히 설명하기 위해, 도 9를 참조한다.
도 9는 몇몇 실시예에 따른 탭 포인트 버퍼의 구조를 설명하기 위한 예시적인 도면이다.
도 9를 참조하면, 몇몇 실시예에 따른 탭 포인트 버퍼(830~832)는 각각 증폭기(1110), 탭 포인트 디코더(1120), 및 피드백 디코더(1130)를 포함할 수 있다.
몇몇 실시예에서, 증폭기(1110)의 양의 입력단(+)에 제1 신호(Va)가 제공될 수 있다. 증폭기(1110)는 탭 포인트 디코더(1120)에 제3 신호(Vb)를 제공할 수 있다. 증폭기(1110)에 대한 설명을 위해, 도 10을 참조한다.
도 10은 몇몇 실시예에 따른 증폭기를 설명하기 위한 예시적인 도면이다.
몇몇 실시예에 따른 증폭기(1110)는 캐스케이드(cascade)된 차분 증폭기(1112, differential amplifier)와 공통 소스 증폭기(1114, common source amplifier)를 포함할 수 있다. 다시 말해서, 제1 신호(Va)는 증폭기(1110)에 포함된 차분 증폭기(1112)의 양의 입력단(+)에 제공될 수 있다. 차분 증폭기(1112)는 제2 신호(Va1)를 공통 소스 증폭기(1114)에 출력할 수 있다. 공통 소스 증폭기(1114)는 제2 신호(Va1)를 수신하고, 제3 신호(Vb)를 출력할 수 있다. 다시 말해서, 제1 신호(Va)는 차분 증폭기(1112)를 거쳐 제2 신호(Va1)가 되고, 제2 신호(Va1)는 공통 소스 증폭기(1114)를 거쳐 제3 신호(Vb)가 될 수 있다. 다시 말해서, 제3 신호(Vb)는 증폭기(1110)를 거친 제1 신호(Va)일 수 있다.
몇몇 실시예에서, 증폭기(1110)는 상보형 금속 산화 반도체(CMOS: Complementary Metal-Oxide Semiconductor)로 구현될 수 있다. 몇몇 실시예에서, 증폭기(1110)는 하나의 차분 증폭기(1112)와 하나의 공통 소스 증폭기(1114)만을 포함할 수 있다. 하나의 차분 증폭기(1112)와 하나의 공통 소스 증폭기(1114)는 상보형 금속 산화 반도체(CMOS)로 구현할 수 있기 때문에, 몇몇 실시예에 따른 감마 조절 회로(114_2)의 집적도를 향상시킬 수 있다.
다시 도 9를 참조하면, 제3 신호(Vb)는 탭 포인트 디코더(1120)에 제공될 수 있다. 탭 포인트 디코더(1120)는 하나의 입력단(IN)과 복수의 출력단(OUT1~OUT8), 및 선택단(SEL)을 포함할 수 있다.
탭 포인트 디코더(1120)의 복수의 출력단(OUT1~OUT8)은 제1 내지 제8 노드(N1~N8)와 각각 연결될 수 있다. 제1 노드(N1)와 제2 노드(N2)는 제1 저항(R1)을 통해 연결될 수 있다. 제2 노드(N2)와 제3 노드(N3), 제3 노드(N3)와 제4 노드(N4) 등 각각의 인접한 노드는 제2 내지 제7 저항(R2~R7)을 통해 연결될 수 있다. 몇몇 실시예에서, 제1 내지 제7 저항(R1~R7)은 서로 동일한 저항 값을 가질 수 있다. 그러나, 실시예들이 이에 제한되지는 않는다. 예를 들어, 제1 내지 제7 저항(R1~R7)은 서로 다른 저항 값을 가질 수 있다. 제1 내지 제8 노드(N1~N8)의 전압은 각각 제31 내지 제 38 출력 전압(V31~V38)일 수 있으나, 이는 설명의 편의를 위한 것일 뿐 실시예들이 이에 제한되지 않는다.
몇몇 실시예에서, 제1 선택 신호(GTAP[2:0])는 탭 포인트 디코더(1120)에 제공될 수 있다. 예를 들어, 제1 선택 신호(GTAP[2:0])는 탭 포인트 디코더(1120)의 선택단(SEL)에 제공될 수 있다. 탭 포인트 디코더(1120)는 제1 선택 신호(GTAP[2:0])에 기초하여, 탭 포인트 디코더(1120)의 입력단(IN)과, 탭 포인트 디코더(1120)의 복수의 출력단(OUT1~OUT8) 중 어느 하나를 연결할 수 있다. 다시 말해서, 탭 포인트 디코더(1120)의 입력단(IN)에 제공된 제3 신호(Vb)는, 제1 선택 신호(GTAP[2:0])에 기초하여, 복수의 출력단(OUT1~OUT8) 중 어느 하나에 제공될 수 있다. 즉, 탭 포인트 디코더(1120)의 입력단(IN)에 제공된 제3 신호(Vb)는 제1 내지 제8 노드(N1~N8) 중 어느 하나에 제4 신호(Vc)로 제공될 수 있다.
몇몇 실시예에서, 피드백 디코더(1130)는 복수의 입력단(IN1~IN8), 하나의 출력단(OUT), 및 선택단(SEL)을 포함할 수 있다. 제1 내지 제8 노드(N1~N8)는 각각 피드백 디코더(1130)의 복수의 입력단(IN1~IN8)과 연결될 수 있다. 몇몇 실시예에서, 제2 선택 신호(GTAP[2:0])는 피드백 디코더(1130)의 선택단(SEL)에 제공될 수 있다. 이때, 제1 선택 신호(GTAP[2:0])와 제2 선택 신호(GTAP[2:0])는 서로 동일할 수 있다.
피드백 디코더(1130)는 제2 선택 신호(GTAP[2:0])에 기초하여, 복수의 입력단(IN1~IN8) 중 어느 하나와 피드백 디코더(1130)의 출력단(OUT)을 연결할 수 있다. 다시 말해서, 피드백 디코더(1130)는 제2 선택 신호(GTAP[2:0])에 기초하여, 피드백 디코더(1130)의 출력단(OUT)과 제1 내지 제8 노드(N1~N8) 중 어느 하나를 연결할 수 있다.
몇몇 실시예에서, 제1 선택 신호(GTAP[2:0])에 의해 탭 포인트 디코더(1120)의 입력단(IN)과 연결되는 노드와, 제2 선택 신호(GTAP[2:0])에 의해 피드백 디코더(1130)의 출력단(OUT)과 연결되는 노드는 서로 동일할 수 있다. 예를 들어, 제1 선택 신호(GTAP[2:0])에 의해 탭 포인트 디코더(1120)의 입력단(IN)과 제1 노드(N1)가 연결되는 경우, 제2 선택 신호(GTAP[2:0])에 의해 피드백 디코더(1130)의 출력단(OUT)과 제1 노드(N1)가 연결될 수 있다. 다시 말해서, 제1 선택 신호(GTAP[2:0])에 의해 탭 포인트 디코더(1120)의 입력단(IN)과 탭 포인트 디코더(1120)의 제1 출력단(OUT1)이 연결될 수 있다. 탭 포인트 디코더(1120)의 제1 출력단(OUT1)은 제1 노드(N1)와 연결될 수 있다. 제1 노드(N1)는 피드백 디코더(1130)의 제1 입력단(IN1)과 연결될 수 있다. 제2 선택 신호(GTAP[2:0])에 의해 피드백 디코더(1130)의 제1 입력단(IN1)과 피드백 디코더(1130)의 출력단(OUT)이 연결될 수 있다. 피드백 디코더(1130)의 출력단(OUT)은 증폭기(1110)의 음의 입력단(-)과 연결될 수 있다. 다시 말해서, 피드백 디코더(1130)의 출력단(OUT)은 차분 증폭기(1112)의 음의 입력단(-)과 연결될 수 있다.
즉, 몇몇 실시예에서, 제1 및 제2 선택 신호(GTAP[2:0])가 탭 포인트 디코더(1120)와 피드백 디코더(1130)에 각각 제공되면, 탭 포인트 디코더(1120)의 입력단(IN)에서부터 피드백 디코더(1130)의 출력단(OUT)까지 제1 내지 제8 노드(N1~N8) 중 어느 하나를 통해 연결될 수 있다.
몇몇 실시예에서, 제1 신호(Va)가 증폭기(1110)에 제공되면, 증폭기(1110)는 제3 신호(Vb)를 탭 포인트 디코더(1120)에 출력할 수 있다. 탭 포인트 디코더(1120)는 제1 선택 신호(GTAP[2:0])에 기초하여, 제1 내지 제8 노드(N1~N8) 중 어느 하나에 제4 신호(Vc)를 출력한다. 피드백 디코더(1130)는 제2 선택 신호(GTAP[2:0])에 기초하여, 제4 신호(Vc)를 입력으로 제공받아 제5 신호(Vd)로 증폭기(1110)의 음의 입력단(-)에 피드백할 수 있다.
몇몇 실시예에서, 제4 신호(Vc)가 제5 신호(Vd)로 증폭기(1110)의 음의 입력단(-)에 피드백되기 때문에, 제1 신호(Va), 제4 신호(Vc), 및 제5 신호(Vd)의 크기는 실질적으로 동일할 수 있다. 여기에서, 신호의 크기가 실질적으로 동일하다는 것은, 도선 및 소자를 통과할 때 발생하는 전압 강하가 없는 것으로 가정하였을 때, 신호의 크기가 서로 동일한 것을 의미한다. 본 발명의 기술 분야에서 통상의 지식을 가진 자는, 신호의 크기가 서로 실질적으로 동일하다는 표현을 충분히 이해할 수 있을 것이다.
비록 도 9에는 탭 포인트 디코더(1120)와 피드백 디코더(1130)가 각각 3-비트 디코더(3-bit decoder)인 것으로 도시하였으나, 실시예들이 이에 제한되는 것은 아니다.
도 8 및 도 9를 참조하면, 몇몇 실시예에서 감마 디코더(220~222)를 이용하여, 탭 포인트 버퍼(830~832)에 제공할 기준 전압을 결정할 수 있다. 또한, 탭 포인트 버퍼(830~832)에 포함된 탭 포인트 디코더(1120)를 이용하여, 기준 전압을 제공할 노드를 결정할 수 있다. 다시 말해서, 감마 디코더(220~222)를 이용하여 아날로그 전압의 크기를 결정하고, 탭 포인트 디코더(1120)를 이용하여 제1 디지털 데이터에 포함될 디지털 데이터를 결정할 수 있다. 예시적인 설명을 위해, 도 11 내지 도 14를 참조하여 설명한다.
도 11 내지 도 14는 몇몇 실시예에 따른 감마 조절 회로를 이용하여 아날로그 전압의 크기와 이와 대응되는 디지털 데이터를 결정하는 것을 설명하기 위한 예시적인 그래프이다.
도 8, 도 9 및 도 11을 참조하면, 제30 출력 전압(V30) 및 제39 출력 전압(V39)은 고정되어 있는 것으로 가정한다. 몇몇 실시예에서, 감마 조절 회로(114_2)의 감마 디코더(220~222)를 이용하여, 제31 출력 전압(V31)의 크기를 결정할 수 있다. 제31 출력 전압(V31)은 디지털 데이터 31에 대응되는 아날로그 전압을 의미한다. 몇몇 실시예에서, 제32 내지 제38 출력 전압(V32~V38)의 크기는 제31 출력 전압(V31) 및 제39 출력 전압(V39)의 크기에 의존할 수 있다. 따라서, 제31 출력 전압(V31)의 크기가 변하면, 제32 내지 제38 출력 전압(V32~V38)의 크기도 변할 수 있다.
도 8, 도 9 및 도 12를 참조하면, 제30 출력 전압(V30) 및 제39 출력 전압(V39)은 고정되어 있는 것으로 가정한다. 몇몇 실시예에서, 감마 조절 회로(114_2)의 탭 포인트 디코더(1120)를 이용하여, 제4 신호(Vc)가 제공될 노드를 제1 노드(N1)에서 제2 노드(N2)로 변경할 수 있다. 따라서, 디지털 데이터 31은 제1 디지털 데이터에서 제2 디지털 데이터로 변경될 수 있다. 또한 디지털 데이터 32는 제2 디지털 데이터에서 제1 디지털 데이터로 변경될 수 있다. 디지털 데이터 31이 제2 디지털 데이터로 변경되었으므로, 디지털 데이터 31과 대응되는 제31 출력 전압(V31)은 제30 출력 전압(V30)과 제32 출력 전압(V32)에 의존적으로 결정될 수 있다. 제33 내지 제38 출력 전압(V33~V38)의 크기는 제32 출력 전압(V32)과 제39 출력 전압(V39)의 크기에 의존할 수 있다. 또한, 제 32 출력 전압(V32)의 크기는 감마 디코더를 이용하여 결정할 수 있다.
도 8, 도 9 및 도 13을 참조하면, 제30 출력 전압(V30) 및 제39 출력 전압(V39)은 고정되어 있는 것으로 가정한다. 몇몇 실시예에서, 감마 조절 회로(114_2)의 감마 디코더(220~222)를 이용하여, 제1 신호(Va)의 크기를 조절할 수 있다. 전술한바와 같이, 제1 신호(Va)의 크기는 제4 신호(Vc)의 크기와 실질적으로 동일하므로, 감마 조절 회로(114_2)의 감마 디코더(220~222)를 이용하여 제4 신호(Vc)의 크기를 조절할 수 있다. 또한, 감마 조절 회로(114_2)의 탭 포인트 디코더(1120)를 이용하여, 제4 신호(Vc)가 제공될 노드를 제1 노드(N1)에서 제2 노드(N2)로 변경할 수 있다. 즉, 감마 디코더(220~222)를 이용하여, 아날로그 전압의 크기를 변경할 수 있고, 탭 포인트 디코더(1120)를 이용하여, 제1 디지털 데이터에 포함될 디지털 데이터를 결정할 수 있다.
결국 도 7 및 도 14를 참조하면, 몇몇 실시예에 따른 감마 조절 회로(114_2)를 이용할 때, 감마 커브(700)를 조절할 수 있는 범위는 감마 조절 회로(114_1)를 이용할 때보다 증가될 수 있다. 다시 말해서, 몇몇 실시예에 따르면, 조절 범위가 큰 감마 조절 회로(114_2)가 제공될 수 있다.
몇몇 실시예에서, 증폭기(1110), 탭 포인트 디코더(1120) 및 피드백 디코더(1130)는 상보형 금속 산화 반도체(CMOS)로 구현될 수 있다. 예시적인 설명을 위해, 도 15를 참조한다.
도 15는 몇몇 실시예에 따라 상보형 금속 산화 반도체로 구현된 감마 조절 회로를 설명하기 위한 예시적인 회로도이다.
도 15를 참조하면, 증폭기(1110), 탭 포인트 디코더(1120), 및 피드백 디코더(1130)가 상보형 금속 산화 반도체(CMOS)로 구현된 예시가 도시되어 있다. 그러나, 실시예들이 이러한 회로도에 제한되는 것은 아니다. 본 발명의 기술 분야에서 통상의 지식을 가진 자는 다양한 방법으로 몇몇 실시예에 따른 증폭기(1110), 탭 포인트 디코더(1120), 및 피드백 디코더(1130)를 구현할 수 있음은 물론이다. 예를 들어, 단순하게 도 15의 NMOS 및 PMOS를 변경하거나, NMOS 소자를 전달 게이트(transmission gate)로 변경하는 등 단순한 설계 변경을 통해서도 다양한 회로를 구현할 수 있을 것이다.
도 15를 참조하면, 증폭기(1110)는 하나의 차분 증폭기(1112)와 하나의 공통 소스 증폭기(1114)를 포함하고, 공통 소스 증폭기(1114)의 출력은 탭 포인트 디코더(1120)에 제공될 수 있다. 피드백 디코더(1130)의 출력은 차분 증폭기(1112)의 음의 입력단(-)에 제공될 수 있다. 이는 전술한 설명과 동일 또는 유사한 바 자세한 설명은 생략한다.
몇몇 실시예에서, 증폭기(1110), 탭 포인트 디코더(1120), 및 피드백 디코더(1130)가 상보형 금속 산화 반도체(CMOS)로 구현될 수 있으므로, 감마 조절 회로(114_2)의 집적도는 증가될 수 있다. 즉, 몇몇 실시예에 따른 감마 조절 회로(114_2)를 이용하면, 크기가 상대적으로 작은 감마 조절 회로를 제공할 수 있다. 따라서, 몇몇 실시예에 따르면, 집적도가 증가된 디스플레이 구동 회로를 제공할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1110: 증폭기
1120: 탭 포인트 디코더
1130: 피드백 디코더

Claims (10)

  1. 제1 전압 신호 및 상기 제1 전압 신호와 다른 제2 전압 신호가 제공되고, 제1 레지스터로부터의 값에 기초하여 상기 제1 및 제2 전압 신호 중 하나를 제3 전압 신호로 출력하는 제1 디코더;
    상기 제3 전압 신호를 양의 입력으로 제공받고, 제4 전압 신호를 출력하는 증폭기;
    상기 제4 전압 신호를 제공받고, 상기 제공된 제4 전압 신호를 제1 노드와 상기 제1 노드와 다른 제2 노드 중 어느 하나에 제5 전압 신호로 출력하는 제2 디코더로, 상기 제2 디코더는 제2 레지스터로부터의 값에 기초하여 상기 제2 디코더의 입력 노드를 상기 제1 노드와 상기 제2 노드 중 어느 하나에 연결하여 상기 제5 전압 신호를 출력하고, 상기 제5 전압 신호를 아날로그 전압 형태로 소스 구동 직접회로에 제공하는 제2 디코더;
    상기 제1 및 제2 노드와 연결되고, 상기 제1 및 제2 노드 중 어느 하나로부터 상기 제5 전압 신호를 제공받고, 상기 제5 전압 신호를 상기 증폭기의 음의 입력단에 제6 전압 신호로 출력하는 제3 디코더; 및
    상기 제1 및 제2 노드 사이에 연결되고, 상기 제2 디코더로부터 상기 제3 디코더에 제공되는 상기 제5 전압 신호가 상기 제1 노드와 상기 제2 노드 중 어느 노드에 출력되는 지에 따라 상기 제5 전압 신호의 크기를 변경하는 제1 저항을 포함하는 감마 조절 회로.
  2. 제 1항에 있어서,
    상기 증폭기는 케스케이드(cascade)된 차분 증폭기(differential amplifier)와 커먼 소스 증폭기(CS amplifier)를 포함하고, 상기 제3 전압 신호와 상기 제6 전압 신호는 상기 차분 증폭기의 입력으로 제공되고, 상기 제4 전압 신호는 상기 커먼 소스 증폭기의 출력 신호인 감마 조절 회로.
  3. 제 1항에 있어서,
    상기 제1 레지스터는 상기 제1 디코더와 연결되고,
    상기 제1 디코더는 상기 제1 레지스터의 값을 기초로 상기 제1 및 제2 전압 신호 중 하나를 선택하고,
    상기 제2 레지스터는 상기 제2 디코더와 연결되고,
    상기 제2 디코더는 상기 제2 레지스터의 값을 기초로 상기 제1 및 제2 노드 중 하나를 선택하는 감마 조절 회로.
  4. 제 3항에 있어서,
    상기 제2 레지스터는 상기 제3 디코더와 연결되고,
    상기 제3 디코더는 상기 제2 레지스터의 값을 기초로, 상기 제1 및 제2 노드 중 하나를 선택하되, 상기 제2 디코더가 선택한 노드와 상기 제3 디코더가 선택한 노드는 서로 동일한 감마 조절 회로.
  5. 제 1항에 있어서,
    상기 제1 내지 제3 디코더 및 상기 증폭기는 상보형 금속 산화 반도체(CMOS: Complementary Metal-Oxide Semiconductor)인 감마 조절 회로.
  6. 제 1항에 있어서,
    상기 제1 디코더는 아날로그 전압의 크기를 결정하고, 상기 제2 디코더는 상기 아날로그 전압이 인가될 노드를 결정하는 감마 조절 회로.
  7. 디스플레이 패널과 연결되고, 상기 디스플레이 패널에 아날로그 전압을 제공하는 소스 구동 집적회로;
    상기 디스플레이 패널과 연결되고, 상기 디스플레이 패널에 상기 아날로그 전압이 제공되도록 상기 디스플레이 패널의 게이트를 조절하는 게이트 구동 집적회로;
    호스트로부터 신호를 수신하고, 상기 수신된 신호에 기초하여 상기 소스 구동 집적회로 및 상기 게이트 구동 집적회로를 제어하는 컨트롤러; 및
    상기 아날로그 전압을 상기 소스 구동 집적회로에 제공하는 감마 조절 회로를 포함하되,
    상기 감마 조절 회로는,
    케스케이드(cascade)된 차분 증폭기(differential amplifier)와 커먼 소스 증폭기(CS amplifier)를 포함하는 증폭기, 제1 출력단 및 상기 제1 출력단과 다른 제2 출력단을 포함하는 제1 디코더, 및 상기 제1 출력단에 연결된 제1 입력단 및 상기 제2 출력단에 연결된 제2 입력단을 포함하는 제2 디코더를 포함하고,
    상기 차분 증폭기는 제1 신호를 입력으로 제공받고, 제2 신호를 상기 커먼 소스 증폭기에 제공하고,
    상기 커먼 소스 증폭기는 상기 제2 신호를 입력으로 제공받고, 제3 신호를 상기 제1 디코더에 제공하고,
    상기 제1 디코더는, 제1 선택 신호에 기초하여 상기 제1 및 제2 출력단 중 어느 하나를 선택하고, 상기 선택된 출력단에 상기 제3 신호를 제4 신호로 제공하되, 상기 제1 선택 신호가 제1 값인 것에 응답하여 상기 제4 신호를 상기 제1 출력단으로 출력하고, 상기 제1 선택 신호가 제2 값인 것에 응답하여 상기 제4 신호를 상기 제2 출력단으로 출력하고,
    상기 제1 디코더는 상기 제4 신호를 상기 소스 구동 집적회로에 상기 아날로그 전압으로 제공하는 디스플레이 구동 회로.
  8. 제 7항에 있어서,
    상기 제2 디코더는, 상기 제4 신호를 제공받아 제5 신호로 상기 차분 증폭기에 피드백하는 디스플레이 구동 회로.
  9. 디스플레이 패널과 연결되고, 상기 디스플레이 패널에 아날로그 전압을 제공하는 소스 구동 집적회로;
    상기 디스플레이 패널과 연결되고, 상기 디스플레이 패널에 상기 아날로그 전압이 제공되도록 상기 디스플레이 패널의 게이트를 조절하는 게이트 구동 집적회로;
    호스트로부터 신호를 수신하고, 상기 수신된 신호에 기초하여 상기 소스 구동 집적회로 및 상기 게이트 구동 집적회로를 제어하는 컨트롤러; 및
    상기 아날로그 전압을 상기 소스 구동 집적회로에 제공하는 감마 조절 회로를 포함하고,
    상기 감마 조절 회로는,
    입력단과, 제1 출력단과, 제2 출력단을 포함하고, 레지스터의 값을 기초로 상기 입력단을 상기 제1 및 제2 출력단 중 어느 하나에 연결하는 제1 디코더와,
    상기 제1 디코더의 제1 출력단과 연결된 제1 입력단과, 상기 제1 디코더의 제2 출력단과 연결된 제2 입력단과, 출력단을 포함하는 제2 디코더와,
    음의 입력단과 양의 입력단과 출력단을 포함하는 증폭기를 포함하고,
    상기 증폭기의 출력단은 상기 제1 디코더의 입력단과 연결되고, 상기 증폭기의 음의 입력단은 상기 제2 디코더의 출력단과 연결되고,
    상기 제1 디코더의 제1 출력단은 제1 노드에 연결되고,
    상기 제1 디코더의 제2 출력단은 제2 노드에 연결되고,
    상기 제1 및 제2 노드 사이에 제1 저항이 연결되고,
    상기 제1 디코더는 상기 소스 구동 집적회로에 상기 아날로그 전압으로 제공하는 디스플레이 구동 회로.
  10. 제 9항에 있어서,
    상기 호스트로부터 수신한 신호는 디지털 데이터를 포함하고,
    상기 컨트롤러는 상기 소스 구동 집적회로에 상기 디지털 데이터를 제공하고,
    상기 소스 구동 집적회로는 상기 감마 조절 회로를 이용하여, 상기 제공된 디지털 데이터를 상기 아날로그 전압으로 변환하고, 상기 아날로그 전압을 상기 디스플레이 패널에 제공하는 디스플레이 구동 회로.
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