JPH04353473A - 画像読取／形成装置の制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、密着型イメージセンサ
などの画像読取装置、あるいはＬＥＤ（発光ダイオード
）プリンタヘッドやサーマルヘッドなどの画像形成装置
に備えられる制御回路に関する。

【０００２】

【従来の技術】図５は、典型的な従来例のサーマルヘッ
ド１のブロック図である。サーマルヘッド１はヘッド基
板３上に形成され駆動電圧ＶＨが供給される共通電極２
にそれぞれ発熱抵抗体４の一端部が接続され、各発熱抵
抗体４の他端部にはそれぞれ個別電極５を介して、反転
素子６の接地端子が個別に接続される。各反転素子６の
接続端子は、共通に接地配線７に接続されて接地電位Ｇ
ＮＤＨに接続され、各反転素子６の入力端子にはＡＮＤ
素子８がそれぞれ接続される。

【０００３】前記反転素子６およびＡＮＤ素子８は、集
積回路技術によって形成され駆動電圧ＶＤＤ、接地電位
ＧＮＤＬが供給される駆動回路素子９内に形成され、駆
動回路素子９内には全てのＡＮＤ素子８の数と同一数の
フリップフロップ回路１３からなるシフトレジスタ１０
、および同一数のラッチ素子１４からなるラッチ回路１
１が形成される。

【０００４】本従来例では、各ＡＮＤ素子８には、スト
ローブ信号ＳＢが共通に入力される。ストローブ信号Ｓ
Ｂはローアクティブな信号であり、したがってストロー
ブ信号ＳＢは反転素子１２で反転されＡＮＤ素子８に入
力される。またラッチ回路１１に入力されるラッチ信号
ＬＴもローアクティブであり反転素子１５が用いられる
。これらの電圧ＶＨ，ＶＤＤ，ＧＮＤＨ，ＧＮＤＬは可
撓性配線基板などの外部配線基板１８が駆動回路素子９
に接続されて供給される。

【０００５】図６は、サーマルヘッド１の動作を説明す
るタイムチャートである。シフトレジスタ１０には図６
（１）および図６（２）に示すように、ローアクティブ
で反転素子１６を介するクロック信号ＣＫとともに、印
画データＤがシリアル信号で入力される。入力終了後の
所定のタイミングで図６（３）のラッチ信号ＬＴがラッ
チ回路１１に入力され、シフトレジスタ１０のデータを
ラッチする。この後、図６（４）のストローブ信号ＳＢ
が各ＡＮＤ素子８に共通に入力される。

【０００６】これにより、ラッチ回路１１にラッチされ
ている印画データＤを反転素子６に出力する。反転素子
６は印画データに対応して出力がハイレベルまたはロー
レベルに設定され、ローレベルの場合には共通電極２か
らの電流が発熱抵抗体４を介して接地配線７に流れ、こ
の発熱抵抗体４が発熱駆動される。

【０００７】

【発明が解決しようとする課題】従来例のサーマルヘッ
ド１では、感熱印画を行うに電圧ＶＨ，ＶＤＤ，ＧＮＤ
Ｈ，ＧＮＤＬ、信号ＳＢ，ＬＴ，ＣＫおよび印画データ
Ｄが必要であり、これらは外部配線基板１８において個
別の回路配線と接続端子１９とを介して駆動回路素子９
や共通電極２へ供給される。したがってこの従来例は、
下記のような問題点を有している。

【０００８】（１）外部配線基板１８において、前記回
路配線の数および接続端子１９の数が増大し、構成が大
型化しコストアップを招く。

【０００９】（２）前記電源ＶＨや信号ＳＢおよび印画
データＤなどは、前記外部配線基板１８を介して、サー
マルヘッド１が用いられるたとえばワードプロセッサな
どの制御回路から供給される。したがってこのような制
御回路と外部配線基板１８との接続に用いられるコネク
タのピン数が増大し、また制御装置の回路配線も増大し
構成の大型化とコストアップとを招く。

【００１０】（３）前記（１）項および（２）項に基づ
いて、サーマルヘッド１の駆動回路素子９や共通電極２
が形成される配線基板と外部配線基板１８との接続に際
し接続箇所が増大し、接続不良が増大する。

【００１１】（４）前記駆動回路素子９は、集積回路素
子として構成され、このような集積回路素子のサイズは
ヘッド基板３上の回路配線と接続するためのバンプの占
有面積によって定められる。したがって本従来例では、
発熱抵抗体４の駆動に必要な駆動回路素子９内での制御
信号の数だけ駆動回路素子９への入力信号が必要となり
、接続端子１９の数すなわちバンプ数が増大し駆動回路
素子９が大型化し駆動回路素子９が用いられるサーマル
ヘッド１の小型化が困難になる。

【００１２】本発明の目的は、上述の技術的課題を解消
し、構成が小型化および簡略化される画像読取／形成装
置の制御回路を提供することである。

【００１３】

【課題を解決するための手段】本発明は、画像の読取り
または画像形成を行う複数の画像素子を有する画像読取
／形成装置に備えられ、各画像素子の動作を制御する制
御回路において、各画像素子に個別に接続されるととも
に、各画像素子を順次的に動作させる複数のスイッチン
グ手段と、各スイッチング手段に個別に接続され、スイ
ッチング状態を制御するスイッチングデータをラッチし
て出力するラッチ回路とを備え、かつ各スイッチング手
段を導通状態に定めて、ラッチ回路からのスイッチング
データを画像素子に導出すべく、各スイッチング手段に
共通に入力される出力制御信号およびラッチ回路にラッ
チ動作に行わせるラッチ信号として、両者に共用される
共通制御信号を用いるとともに、上記出力制御信号およ
びラッチ信号のいずれか一方は上記共通制御信号であっ
て、他方にはその反転信号が用いられることを特徴とす
る画像読取／形成装置の制御回路である。

【００１４】さらに本発明は、前記共通制御信号の反転
信号の形成が内部で行われることを特徴とする。

【００１５】さらに本発明は、前記共通制御信号の反転
信号の形成が外部で行われることを特徴とする。

【００１６】

【作用】本発明に従う装置で画像の読取りまたは形成動
作を行うには、ラッチ回路と複数のスイッチング手段と
を備える制御回路を用い、ラッチ回路からのスイッチン
グデータを複数のスイッチング手段に個別に出力し、当
該スイッチング手段のスイッチング状態が制御される。 これらのスイッチング手段は、スイッチングデータに基
づいて順次的に動作する。これにより複数のスイッチン
グ手段にそれぞれ接続されている前記画像素子が個別に
動作を行う。

【００１７】前記ラッチ回路がスイッチングデータをラ
ッチしてスイッチング手段に出力するラッチ動作はラッ
チ信号が入力されることによって行われ、ラッチ回路か
らのスイッチングデータが個別に供給される複数のスイ
ッチング手段を介して複数の画像素子に出力されるのは
、複数のスイッチング手段に出力制御信号が共通に入力
されて、各スイッチング手段を導通状態に定めることに
よって実現される。しかもこの出力制御信号とラッチ信
号とのいずれか一方は共通制御信号として得られ、いず
れか他方はその反転信号として得られる。したがって制
御回路には単一の共通制御信号が入力されればよく、制
御回路の外部との接続端子数を低減することができ、構
成の簡略化と小型化とを図ることができる。

【００１８】

【実施例】図１は本発明の一実施例の駆動回路素子３０
に関連する構成の電気的構成を示す回路図であり、図２
はサーマルヘッド２１の断面図であり、図３はサーマル
ヘッド２１の電気回路図である。サーマルヘッド２１は
、たとえばアルミニウムから成る放熱板２２上に酸化ア
ルミニウムＡｌ２Ｏ３などのセラミックから形成される
絶縁基板２３が搭載される。絶縁基板２３上にはガラス
から成るグレーズ層２４が形成され、この上には窒化タ
ンタルＴａ３Ｎ４などをスパッタリングなどの薄膜技術
で数１００Åの膜厚に成膜して抵抗体層２５が形成され
る。さらにその上には、アルミニウムなどの金属をスパ
ッタリングやエッチングなどの薄膜技術でパターン形成
する。

【００１９】すなわちサーマルヘッド２１に形成される
Ｎ個（例として１７２８個）の発熱抵抗体２６を、後述
する予め定める個数（例として６４個）毎に区分し、区
分されて得られるブロックＢ１〜Ｂ２６（総称するとき
は参照符Ｂで示す）毎の発熱抵抗体２６の一方端に共通
に接続される共通電極２７を形成する。

【００２０】発熱抵抗体２６の他端には、発熱抵抗体２
６毎に個別電極２９が形成され、ブロックＢ１〜Ｂ２６
毎に後述する構成の駆動回路素子３０の配置領域３１内
に延びて、その端部はパッド部３２として構成される。

【００２１】前記配置領域３１内には、絶縁基板２３の
端部付近から駆動回路素子３０に印画用の制御信号や印
画データなどを供給するために両端がパッド部３７とし
て構成される複数の信号ライン３８が設けられ、また各
配置領域３１に亘り共通接地電極３９が形成される。

【００２２】絶縁基板２３上で発熱抵抗体２６を被覆し
て、たとえば窒化ケイ素Ｓｉ３Ｎ４から成る耐摩耗層４
１が形成される。また駆動回路素子３０はバンプ４２を
有し、前記配置領域３１内におけるパッド部３２，３７
などに、はんだ層４４を介してフェイスダウンボンディ
ング法で接続される。また前記信号ライン３８のパッド
部３７には、たとえば可撓性合成樹脂材料などから成る
支持フィルム４５上に回路配線４６が形成された可撓性
配線基板４７がはんだ層４４を介して接続される。また
絶縁基板２３上には、各駆動回路素子３０に接続され、
駆動電圧ＶＤＤ、接地電位ＧＮＤＬ，ＧＮＤＨを供給す
る電源回路６１が配置される。

【００２３】図１に示されるようにサーマルヘッド２１
の駆動回路素子３０には、各個別電極２９に入力端が接
続され、一つのブロックＢの発熱抵抗体２６と同数の反
転素子４８がそれぞれ設けられる。各反転素子４８は、
共通接地電極３９に接続され、各反転素子４８の入力端
子には反転素子４８と同数のＡＮＤ素子４９がそれぞれ
接続される。

【００２４】前記反転素子４８およびＡＮＤ素子４９は
、集積回路技術によって形成される駆動回路素子３０内
に形成され、駆動回路素子３０内には各ＡＮＤ素子４９
の数と同数のフリップフロップ回路５３からなるシフト
レジスタ５０、および同数のラッチ素子５４からなるラ
ッチ回路５１が形成される。

【００２５】シフトレジスタ５３は、外部からシリアル
データの形式でクロック信号ＣＫとともに入力される印
画データＤを格納し、パラレルデータとして出力する。 シフトレジスタ５３からのパラレルデータはラッチ回路
５２でラッチされる。

【００２６】本実施例では、各ＡＮＤ素子４９には、ハ
イレベルＡＮＤ素子４９を導通させるストローブ信号Ｓ
Ｂが共通に入力される。またラッチ回路５１には、ハイ
レベルでラッチ回路５１にラッチ動作を行わせる。ラッ
チ信号ＬＴが入力される。これらの電源ＶＨ，ＶＤＤ，
ＧＮＤＨ，ＧＮＤＬは可撓性配線基板などの外部配線基
板４７が駆動回路素子３０にコネクタ５９で接続され、
あるいは前記電源回路６１に接続されて供給される。

【００２７】本実施例では前記ストローブ信号ＳＢおよ
びラッチ信号ＬＴに関する下記の知見に基づくものであ
る。ストローブ信号ＳＢは、発熱抵抗体２６を発熱させ
て印画を行うための電流を流す期間を決定する信号であ
り、ストローブ信号ＳＢの入力中すなわち印画動作中は
シフトレジスタ５０からのパラレルな印画データをラッ
チ回路５１に記憶させるラッチ信号ＬＴは不必要となる
。また逆にラッチ回路５１にシフトレジスタ５０からの
パラレルな印画データを記憶するときには、前記ストロ
ーブ信号ＳＢは不必要である。

【００２８】本実施例ではこの点に着目し、図１に示さ
れるように駆動回路素子３０に可撓性配線基板４７から
供給される駆動電圧ＶＨ，ＶＤＤ、クロック信号ＣＫお
よび印画データＤに加え、共通制御信号Ｓを入力する。 共通制御信号Ｓはプルアップ抵抗６０で所定のバイアス
電位が与えられ、バッファ５５を介してラッチ回路５１
の各ラッチ素子５４にラッチ信号ＬＴとして共通に入力
される。一方、共通制御信号Ｓは反転回路５２で極性を
反転され、ストローブ信号ＳＢとして各ＡＮＤ素子４９
の各一方入力端子に共通に入力される。すなわち、共通
制御信号Ｓに関して本実施例では、ラッチ信号ＬＴは正
論理の信号として用いられ、ストローブ信号ＳＢは負論
理の信号として用いられる。この正論理および負論理の
関係は逆であってもよい。

【００２９】図４は、サーマルヘッド２１の動作を説明
するタイムチャートである。シフトレジスタ５０には図
４（１）および図４（２）に示すようにローアクティブ
で反転素子１６を介するクロック信号ＣＫとともに、シ
リアル信号の形式で印画データＤがバッファ５９を介し
て入力される。このとき共通制御信号Ｓは図４（５）に
示すようにハイレベルであり、図４（３）に示すハイレ
ベルのラッチ信号ＬＴがラッチ回路５１に入力され、シ
フトレジスタ５０のデータをラッチする。この後、印画
データＤのシフトレジスタ５０への入力終了後に、共通
制御信号Ｓがローレベルに切換わり、ラッチ回路５１が
ラッチ動作を終了するとともに、図４（４）のストロー
ブ信号ＳＢが各ＡＮＤ素子４９に共通に入力される。

【００３０】これにより、ラッチ回路５１にラッチされ
ている印画データＤを各反転素子４８に出力する。反転
素子４８は印画データに対応して出力がハイレベルまた
はローレベルに設定され、ローレベルの場合には共通電
極２７からの電流が発熱抵抗体２６を介して接地配線３
９に流れ、この発熱抵抗体２６が発熱駆動される。

【００３１】したがって本実施例では、サーマルヘッド
２１に関して可撓性配線基板４７から駆動回路素子３０
に共通制御信号Ｓを入力し、駆動回路素子３０内でこの
共通制御信号Ｓをストローブ信号ＳＢおよびラッチ信号
ＬＴとして分離して用いるようにしている。これにより
前記可撓性配線基板４７の回路配線を、ラッチ信号ある
いはストローブ信号の分だけ一回路配線分削減すること
ができ、構成の小型化と簡略化とコストの削減（約５％
）とを図ることができる。

【００３２】またサーマルヘッド２１が可撓性配線基板
４７を介して接続されるたとえばワードプロセッサなど
の制御装置と可撓性配線基板４７とは、コネクタなどに
よって接続されるが、このようなコネクタにおける接続
ピンが削減され、またワードプロセッサなどの制御装置
の回路配線を削減することができ、このような箇所にお
ける構成の小型化、簡略化を図ることができる。

【００３３】さらに前述したような制御装置および可撓
性配線基板４７の回路配線の削減により、可撓性配線基
板４７と駆動回路素子３０との接続端子５９の数を削減
することができ、両者の接続に伴う接続不良の低減を図
ることができる。

【００３４】また集積回路素子として構成される駆動回
路素子３０において、そのチップサイズはバンプ４２と
して実現される接続端子５９の数によって定められる。 本実施例では接続端子５９が削減されており、したがっ
て駆動回路素子３０のバンプ４２を削減でき、駆動回路
素子３０の構成の小型化を図ることができる。

【００３５】本発明は前記サーマルヘッド２１の駆動回
路素子３０に限定されるものではなく、ＬＥＤアレイを
用いる光プリンタヘッドの各ＬＥＤ素子を発光駆動する
制御回路に関しても同様に実施される。またサーマルヘ
ッドや光プリンタヘッドなどの画像形成装置に限らず、
密着型イメージセンサなどの画像読取装置において、原
稿の光学像を電気信号に変換する光電変換素子列を配列
順に沿って順次的に走査する制御を行う制御回路素子に
対しても同様に実施されるものである。

【００３６】共通制御信号Ｓのストローブ信号ＳＢおよ
びラッチ信号ＬＴへの分離は、絶縁基板２３上の回路配
線で行ってもよく、また可撓性配線基板４７上で行って
もよい。この分離される位置までの回路配線が前述のよ
うに削減される。

【００３７】

【発明の効果】以上のように本発明に従えば、ラッチ回
路がスイッチングデータをラッチしてスイッチング手段
に出力するラッチ動作は、ラッチ信号が入力されること
によって行われ、ラッチ回路からのスイッチングデータ
が個別に供給される複数のスイッチング手段を介して複
数の画像素子に出力されるのは、複数のスイッチング手
段に出力制御信号が共通に入力されて、各スイッチング
手段を導通状態に定めることによって実現される。しか
もこの出力制御信号とラッチ信号とのいずれか一方は共
通制御信号として得られ、いずれか他方はその反転信号
として得られる。したがって制御回路には単一の共通制
御信号が入力されればよく、制御回路の外部との接続端
子数を低減することができ、構成の簡略化と小型化とを
図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例の駆動回路素子３０に関連す
る構成の電気回路図である。

【図２】サーマルヘッド２１の断面図である。

【図３】サーマルヘッド２１の電気回路図である。

【図４】サーマルヘッド２１の動作を説明するタイムチ
ャートである。

【図５】従来例のサーマルヘッド１のブロック図である
。

【図６】従来例のサーマルヘッド１の動作を説明するタ
イムチャートである。

【符号の説明】

２１　　サーマルヘッド ２６　　発熱抵抗体 ３０　　駆動回路素子 ４７　　可撓性配線基板 ４８，５２，５６　　反転回路 ５０　　シフトレジスタ ５１　　ラッチ回路 ５５，５７　　バッファ ＬＴ　　ラッチ信号 Ｓ　　共通制御信号 ＳＢ　　ストローブ信号

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　画像の読取りまたは画像形成を行う複
   数の画像素子を有する画像読取／形成装置に備えられ、
   各画像素子の動作を制御する制御回路において、各画像
   素子に個別に接続されるとともに、各画像素子を順次的
   に動作させる複数のスイッチング手段と、各スイッチン
   グ手段に個別に接続され、スイッチング状態を制御する
   スイッチングデータをラッチして出力するラッチ回路と
   を備え、かつ各スイッチング手段を導通状態に定めて、
   ラッチ回路からのスイッチングデータを画像素子に導出
   すべく、各スイッチング手段に共通に入力される出力制
   御信号およびラッチ回路にラッチ動作に行わせるラッチ
   信号として、両者に共用される共通制御信号を用いると
   ともに、上記出力制御信号およびラッチ信号のいずれか
   一方は上記共通制御信号であって、他方にはその反転信
   号が用いられることを特徴とする画像読取／形成装置の
   制御回路。
2. 【請求項２】　　前記共通制御信号の反転信号の形成が
   内部で行われることを特徴とする請求項１記載の画像読
   取／形成装置の制御回路。
3. 【請求項３】　　前記共通制御信号の反転信号の形成が
   外部で行われることを特徴とする請求項１記載の画像読
   取／形成装置の制御回路。