JPH04344733A - 同期回路 - Google Patents
同期回路Info
- Publication number
- JPH04344733A JPH04344733A JP3116427A JP11642791A JPH04344733A JP H04344733 A JPH04344733 A JP H04344733A JP 3116427 A JP3116427 A JP 3116427A JP 11642791 A JP11642791 A JP 11642791A JP H04344733 A JPH04344733 A JP H04344733A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- data
- synchronization
- outputs
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 17
- 230000001360 synchronised effect Effects 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は同期回路に関し、特にデ
ィジタル伝送における同期回路に関する。
ィジタル伝送における同期回路に関する。
【０００２】
【従来の技術】図２は従来の同期回路の一例のブロック
図である。
図である。
【０００３】従来例は、直列入力されたデータ１を並列
に展開するｒビット遅延回路２〜４と、ｒビット遅延回
路２〜４が展開したデータ列から検出した同期パルス７
を出力する同期パルス検出回路６と、マルチフレームカ
ウンタ９から出力されるフレーム先頭情報１０と同期パ
ルス７の位相を比較し同期状態を判定する同期判定回路
８とを有して構成され、ｒビット遅延回路２〜４とマル
チフレームカウンタ９とにはすべて外部からクロック５
が入力されていた。
に展開するｒビット遅延回路２〜４と、ｒビット遅延回
路２〜４が展開したデータ列から検出した同期パルス７
を出力する同期パルス検出回路６と、マルチフレームカ
ウンタ９から出力されるフレーム先頭情報１０と同期パ
ルス７の位相を比較し同期状態を判定する同期判定回路
８とを有して構成され、ｒビット遅延回路２〜４とマル
チフレームカウンタ９とにはすべて外部からクロック５
が入力されていた。
【０００４】このように従来例は、図３（ｂ）において
外部入力クロックが断状態になり再び、入力されたクロ
ックがｒビット後に同期パルス検出回路のｂ４，ｂ３，
ｂ２，ｂ１の入力はそれぞれａ１，ａ２，ａ３となる。 このため、ｂ１の入力のみによって新しい同期位置を見
つけたと認識してしまう。ところがクロック入力断以前
の入力データの位相とクロック復旧後の入力データの位
相が等しくない場合に、クロックが再び入力され始めて
からｒビット経た時点で見つけた同期位置は擬似同期で
ある。
外部入力クロックが断状態になり再び、入力されたクロ
ックがｒビット後に同期パルス検出回路のｂ４，ｂ３，
ｂ２，ｂ１の入力はそれぞれａ１，ａ２，ａ３となる。 このため、ｂ１の入力のみによって新しい同期位置を見
つけたと認識してしまう。ところがクロック入力断以前
の入力データの位相とクロック復旧後の入力データの位
相が等しくない場合に、クロックが再び入力され始めて
からｒビット経た時点で見つけた同期位置は擬似同期で
ある。
【０００５】
【発明が解決しようとする課題】この従来の同期回路で
は、外部からのクロックの入力が断状態になり、再び、
クロックが入力されたときｒビット遅延回路内に断状態
以前のデータが保存されているので、同期引き込み動作
時に擬似似同期状態に入りやすく、同期回復迄に時間が
長くかかるという問題点があった。
は、外部からのクロックの入力が断状態になり、再び、
クロックが入力されたときｒビット遅延回路内に断状態
以前のデータが保存されているので、同期引き込み動作
時に擬似似同期状態に入りやすく、同期回復迄に時間が
長くかかるという問題点があった。
【０００６】
【課題を解決するための手段】本発明の同期回路は、外
部からの第１のクロックが入力断のとき断情報を出力す
る検出回路と、前記第１のクロックに同期したデータ書
換用の第２のクロックを発生するクロック生成回路と、
前記第１のクロックの出力を前記断情報により前記第２
のクロックに切替えて出力するセレクタと、このセレク
タからの前記第１のクロックにより入力の直列データを
並列データに変換出力し前記第２のクロックにより残存
データを固定データに書き換えて出力する複数のビット
遅延回路と、前記並列データから検出した同期パルスを
出力する同期パルス検出回路と、初期値設定信号と前記
第１のクロックとによりフレーム先頭情報を出力するマ
ルチフレームカウンタと、前記フレーム先頭情報と前記
同期パルスとの位相により同期状態を判定する同期判定
回路とを有する。
部からの第１のクロックが入力断のとき断情報を出力す
る検出回路と、前記第１のクロックに同期したデータ書
換用の第２のクロックを発生するクロック生成回路と、
前記第１のクロックの出力を前記断情報により前記第２
のクロックに切替えて出力するセレクタと、このセレク
タからの前記第１のクロックにより入力の直列データを
並列データに変換出力し前記第２のクロックにより残存
データを固定データに書き換えて出力する複数のビット
遅延回路と、前記並列データから検出した同期パルスを
出力する同期パルス検出回路と、初期値設定信号と前記
第１のクロックとによりフレーム先頭情報を出力するマ
ルチフレームカウンタと、前記フレーム先頭情報と前記
同期パルスとの位相により同期状態を判定する同期判定
回路とを有する。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図である。
る。図１は本発明の一実施例のブロック図である。
【０００８】本実施例は、外部からの第１のクロック５
ａが入力断のときクロック入力断情報１２を出力するク
ロック入力断検出回路１１と、データ書き換え用の第２
のクロック５ｂを発生するクロック生成回路１４と、第
１のクロック５ａの出力をクロック入力断情報１２によ
りデータ書換用の第２のクロック５ｂに切替えて出力す
るセレクタ１３と、セレクタ１３からの第１のクロック
５ａにより入力の直列のデータ１を並列データに変換出
力し、第２のクロックにより残存データを固定データに
書換えて出力する複数のｒビット遅延回路２〜４と、並
列データから検出した同期パルス７を出力する同期パル
ス検出回路６と、初期値設定信号１５と第１のクロック
５ａとによりフレーム先頭情報１０を出力するマルチフ
レームカウンタ９と、フレーム先頭情報１０と同期パル
ス７との位相により同期状態を判定する同期判定回路８
とを有して構成される。
ａが入力断のときクロック入力断情報１２を出力するク
ロック入力断検出回路１１と、データ書き換え用の第２
のクロック５ｂを発生するクロック生成回路１４と、第
１のクロック５ａの出力をクロック入力断情報１２によ
りデータ書換用の第２のクロック５ｂに切替えて出力す
るセレクタ１３と、セレクタ１３からの第１のクロック
５ａにより入力の直列のデータ１を並列データに変換出
力し、第２のクロックにより残存データを固定データに
書換えて出力する複数のｒビット遅延回路２〜４と、並
列データから検出した同期パルス７を出力する同期パル
ス検出回路６と、初期値設定信号１５と第１のクロック
５ａとによりフレーム先頭情報１０を出力するマルチフ
レームカウンタ９と、フレーム先頭情報１０と同期パル
ス７との位相により同期状態を判定する同期判定回路８
とを有して構成される。
【０００９】次に本実施例の動作について説明すると、
入力のデータ１は図３（ａ）に示すように、ｒビット各
に同期ビットａｉが現われ、４ｒビット同期でａ１，ａ
２，ａ３，ａ４の繰り返しからなる同期ビットを有する
データ列が入力される。同期パルス検出回路６の入力に
は図３（ｂ）に示す各データｂ１，ｂ２，ｂ３，ｂ４の
データ列が現われ、出力にはｂ５の一致信号の同期パル
ス７が現われる。
入力のデータ１は図３（ａ）に示すように、ｒビット各
に同期ビットａｉが現われ、４ｒビット同期でａ１，ａ
２，ａ３，ａ４の繰り返しからなる同期ビットを有する
データ列が入力される。同期パルス検出回路６の入力に
は図３（ｂ）に示す各データｂ１，ｂ２，ｂ３，ｂ４の
データ列が現われ、出力にはｂ５の一致信号の同期パル
ス７が現われる。
【００１０】マルチフレームカウンタ９は４ｒビット同
期のカウンタから成り、入力に加えられる初期値設定信
号１５によって初期値設定され、４ｒビット各のパルス
を出力する。同期判定回路８は同期パルス検出回路６の
同期パルス７とマルチフレームカウンタ９のフレーム先
頭情報１０とを比較しており、一定時間以上、両入力の
信号のパルス位置が一致している場合には、同期状態と
みなし、初期値設定信号を出力しないが、一定時間以上
両入力信号のパルス位置が不一致である場合には、同期
外れ状態とみなし、初期値設定信号１５を出力する。ク
ロック入力断検出回路１１は、クロック入力断を検出す
るとｒビット遅延回路２〜４へ入力するクロックをクロ
ック生成回路１４から発生するクロックに切り換えてク
ロック入力断中にｒビット遅延回路２〜４内の残存デー
タをすべて「１」又は「０」の固定データに書き替える
。
期のカウンタから成り、入力に加えられる初期値設定信
号１５によって初期値設定され、４ｒビット各のパルス
を出力する。同期判定回路８は同期パルス検出回路６の
同期パルス７とマルチフレームカウンタ９のフレーム先
頭情報１０とを比較しており、一定時間以上、両入力の
信号のパルス位置が一致している場合には、同期状態と
みなし、初期値設定信号を出力しないが、一定時間以上
両入力信号のパルス位置が不一致である場合には、同期
外れ状態とみなし、初期値設定信号１５を出力する。ク
ロック入力断検出回路１１は、クロック入力断を検出す
るとｒビット遅延回路２〜４へ入力するクロックをクロ
ック生成回路１４から発生するクロックに切り換えてク
ロック入力断中にｒビット遅延回路２〜４内の残存デー
タをすべて「１」又は「０」の固定データに書き替える
。
【００１１】このようにすると、クロック入力断検出回
路１１からのクロック入力断情報１２でセレクタ１３に
よりｒビット遅延回路２〜４への入力クロックをクロッ
ク生成回路１４から発生するクロック５ｂに切り替える
事でクロック入力断時にｒビット遅延回路２〜４内の残
存データをすべて「１」又は「０」の固定データに書き
かえので、クロック５ａが再び入力され始めてからｒビ
ット後の時点で擬似同期に入る事がないため同期回復迄
の時間を短くすることができる。
路１１からのクロック入力断情報１２でセレクタ１３に
よりｒビット遅延回路２〜４への入力クロックをクロッ
ク生成回路１４から発生するクロック５ｂに切り替える
事でクロック入力断時にｒビット遅延回路２〜４内の残
存データをすべて「１」又は「０」の固定データに書き
かえので、クロック５ａが再び入力され始めてからｒビ
ット後の時点で擬似同期に入る事がないため同期回復迄
の時間を短くすることができる。
【００１２】
【発明の効果】以上説明した様に本発明は、クロック入
力断のときビット遅延回路内の残存データを書き替える
ことにより、クロック復旧後に擬似同期状態になること
を防止することができる。
力断のときビット遅延回路内の残存データを書き替える
ことにより、クロック復旧後に擬似同期状態になること
を防止することができる。
【図１】本発明の一実施例のブロック図である。
【図２】従来の同期回路の一例のブロック図である。
【図３】同期回路の動作を説明するための図である。
１ データ
２〜４ ｒビット遅延回路
５ クロック
６ 同期パルス検出回路
７ 同期パルス
８ 同期判定回路
９ マルチフレームカウンタ
１０ フレーム先頭情報
１１ クロック入力断検出回路
１２ クロック入力断情報
１３ セレクタ
１４ クロック生成回路
１５ 初期値設定信号
Claims (1)
- 【請求項１】 外部からの第１のクロックが入力断の
とき断情報を出力する検出回路と、前記第１のクロック
に同期したデータ書換用の第２のクロックを発生するク
ロック生成回路と、前記第１のクロックの出力を前記断
情報により前記第２のクロックに切替えて出力するセレ
クタと、このセレクタからの前記第１のクロックにより
入力の直列データを並列データに変換出力し前記第２の
クロックにより残存データを固定データに書き換えて出
力する複数のビット遅延回路と、前記並列データから検
出した同期パルスを出力する同期パルス検出回路と、初
期値設定信号と前記第１のクロックとによりフレーム先
頭情報を出力するマルチフレームカウンタと、前記フレ
ーム先頭情報と前記同期パルスとの位相により同期状態
を判定する同期判定回路とを有することを特徴とする同
期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3116427A JPH04344733A (ja) | 1991-05-22 | 1991-05-22 | 同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3116427A JPH04344733A (ja) | 1991-05-22 | 1991-05-22 | 同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04344733A true JPH04344733A (ja) | 1992-12-01 |
Family
ID=14686830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3116427A Pending JPH04344733A (ja) | 1991-05-22 | 1991-05-22 | 同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04344733A (ja) |
-
1991
- 1991-05-22 JP JP3116427A patent/JPH04344733A/ja active Pending
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