JPH04342136A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04342136A JPH04342136A JP14249891A JP14249891A JPH04342136A JP H04342136 A JPH04342136 A JP H04342136A JP 14249891 A JP14249891 A JP 14249891A JP 14249891 A JP14249891 A JP 14249891A JP H04342136 A JPH04342136 A JP H04342136A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造工
程のうち、フィールド酸化工程等の２重レジスト塗布を
必要とする半導体装置の製造方法に関するものである。
程のうち、フィールド酸化工程等の２重レジスト塗布を
必要とする半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】図２は従来のＣＭＯＳトランジスタのフ
ィールド酸化工程を示す断面図である。図において、１
は例えば１．０ ×１０１５／ｃｍ３ の不純物濃度を
有するＰ導電型（以下、Ｐ型と称す）の単結晶よりなる
半導体基板（以下、基板と称す）、２はＰ型基板にＮ型
不純物イオンを例えば１．０ ×１０１６／ｃｍ３ の
濃度に注入して作った例えば４μｍの深さを有するＮ型
ウエル領域（以下、Ｎウエルと称す）、３はＰ型基板表
面に例えば９５０℃，２０分の酸化により形成された、
３００±３０オングスロームの膜厚を有する下敷ＳｉＯ
２ 膜（以下、ＳｉＯ２ （Ｉ） と称す）、４はＳｉ
Ｏ２ （Ｉ） ３を局所的に酸化して厚いＳｉＯ２ の
素子分離層を形成する時のマスクとなるＳｉＮ膜（以下
、ＳｉＮと称す）、５ｂは例えばノボラック系のフォト
レジスト（以下、レジスト（Ｉ） と称す）、６は例え
ばノボラック系のレジストであり、レジスト（Ｉ） ５
ｂの上部に塗布する２層目のレジスト（以下、レジスト
（ＩＩ）と称す）、７は例えば５０ＫｅＶ のエネルギ
ーにより素子分離層下の、例えば３０００オングストロ
ームの深さに１．０ ×１０１７／ｃｍ３ の濃度で形
成されたチャンネルストッパ層（以下、Ｐ＋ アイソと
称す）、９は素子分離のためのフィールド分離ＳｉＯ２
膜で、例えば９５０℃，１８０分の酸化によりＳｉＯ
２ （Ｉ） ３を酸化させ、例えば５０００±５００オ
ングストロームの厚さに厚みを増したものである。なお
、この場合、Ｐ＋ アイソ７には高濃度のボロンが添加
されている。
ィールド酸化工程を示す断面図である。図において、１
は例えば１．０ ×１０１５／ｃｍ３ の不純物濃度を
有するＰ導電型（以下、Ｐ型と称す）の単結晶よりなる
半導体基板（以下、基板と称す）、２はＰ型基板にＮ型
不純物イオンを例えば１．０ ×１０１６／ｃｍ３ の
濃度に注入して作った例えば４μｍの深さを有するＮ型
ウエル領域（以下、Ｎウエルと称す）、３はＰ型基板表
面に例えば９５０℃，２０分の酸化により形成された、
３００±３０オングスロームの膜厚を有する下敷ＳｉＯ
２ 膜（以下、ＳｉＯ２ （Ｉ） と称す）、４はＳｉ
Ｏ２ （Ｉ） ３を局所的に酸化して厚いＳｉＯ２ の
素子分離層を形成する時のマスクとなるＳｉＮ膜（以下
、ＳｉＮと称す）、５ｂは例えばノボラック系のフォト
レジスト（以下、レジスト（Ｉ） と称す）、６は例え
ばノボラック系のレジストであり、レジスト（Ｉ） ５
ｂの上部に塗布する２層目のレジスト（以下、レジスト
（ＩＩ）と称す）、７は例えば５０ＫｅＶ のエネルギ
ーにより素子分離層下の、例えば３０００オングストロ
ームの深さに１．０ ×１０１７／ｃｍ３ の濃度で形
成されたチャンネルストッパ層（以下、Ｐ＋ アイソと
称す）、９は素子分離のためのフィールド分離ＳｉＯ２
膜で、例えば９５０℃，１８０分の酸化によりＳｉＯ
２ （Ｉ） ３を酸化させ、例えば５０００±５００オ
ングストロームの厚さに厚みを増したものである。なお
、この場合、Ｐ＋ アイソ７には高濃度のボロンが添加
されている。
【０００３】次に、図２に示す工程について説明する。
まず、Ｎウエル２を形成したＰ型基板１の表面を熱酸化
させ、薄い下敷酸化膜（ＳｉＯ２ （Ｉ））３を形成し
、さらにＣＶＤによりＳｉＮ膜４を適当な厚さ（〜１０
００オングストローム）で堆積する（図２（ａ））。次
いで、ＳｉＮ膜４上にレジスト（Ｉ） ５ｂを塗布し、
パターン転写を行った後、ＳｉＮ膜４をドライエッチン
グする（図２（ｂ））。
させ、薄い下敷酸化膜（ＳｉＯ２ （Ｉ））３を形成し
、さらにＣＶＤによりＳｉＮ膜４を適当な厚さ（〜１０
００オングストローム）で堆積する（図２（ａ））。次
いで、ＳｉＮ膜４上にレジスト（Ｉ） ５ｂを塗布し、
パターン転写を行った後、ＳｉＮ膜４をドライエッチン
グする（図２（ｂ））。
【０００４】次いで、レジスト（ＩＩ）６を塗布し、パ
ターン転写を行う。この時、Ｎウエルにのみ注入イオン
のマスクをするために、その部分だけにレジスト（ＩＩ
）６を残しておく（図２（ｃ））。次いで、高密度のＢ
＋ イオンを注入し、Ｐ型基板１の分離領域だけにＢ＋
イオンを打ち込み、Ｐ＋ アイソ７を形成する（図２
（ｄ））。次いで、レジスト（Ｉ） ５ｂ，レジスト（
ＩＩ）６を両方とも除去し、フィールド酸化したのち、
最後に反応性イオンエッチング（ＲＩＥ）によりＳｉＮ
膜４を除去してフィールド酸化工程が完了する（図２（
ｅ））。
ターン転写を行う。この時、Ｎウエルにのみ注入イオン
のマスクをするために、その部分だけにレジスト（ＩＩ
）６を残しておく（図２（ｃ））。次いで、高密度のＢ
＋ イオンを注入し、Ｐ型基板１の分離領域だけにＢ＋
イオンを打ち込み、Ｐ＋ アイソ７を形成する（図２
（ｄ））。次いで、レジスト（Ｉ） ５ｂ，レジスト（
ＩＩ）６を両方とも除去し、フィールド酸化したのち、
最後に反応性イオンエッチング（ＲＩＥ）によりＳｉＮ
膜４を除去してフィールド酸化工程が完了する（図２（
ｅ））。
【０００５】なお、図２のＮウエル２は図３のように形
成する。即ち、Ｓｉ基板１上にＳｉＮ膜１１をデポし、
その上にレジスト１２を塗布する（図３（ａ））。次に
現像を行ない、レジストの所要箇所を開口した後、Ｓｉ
Ｎ膜の異方性エッチングを行なって図３（ｂ） の状態
を得る。 次に、リン注入を行ない、レジストを除去して図３（ｃ
） の状態を得、フィールド酸化を行ない、ＳｉＮ膜を
除去して図３（ｄ） の状態を得る。最後にＳｉＯ２
膜１３をエッチングし、リンドライブを行なって注入層
１４（＝Ｎウエル２）を形成する。
成する。即ち、Ｓｉ基板１上にＳｉＮ膜１１をデポし、
その上にレジスト１２を塗布する（図３（ａ））。次に
現像を行ない、レジストの所要箇所を開口した後、Ｓｉ
Ｎ膜の異方性エッチングを行なって図３（ｂ） の状態
を得る。 次に、リン注入を行ない、レジストを除去して図３（ｃ
） の状態を得、フィールド酸化を行ない、ＳｉＮ膜を
除去して図３（ｄ） の状態を得る。最後にＳｉＯ２
膜１３をエッチングし、リンドライブを行なって注入層
１４（＝Ｎウエル２）を形成する。
【０００６】
【発明が解決しようとする課題】従来の半導体装置の製
造方法は以上のような工程で行われるので、Ｐ型基板の
分離領域だけに選択的にイオン注入するためのマスクと
して、レジストを用いていたためにレジストの２重塗布
工程（図２（ｃ））が不可避であった。このため、下部
レジストの最表面がＳｉＮ膜ドライエッチの時のプラズ
マにより硬化し、上部レジストとの濡れ性が悪くなり、
塗布むらが起きるという問題点があり、またマスク重ね
合わせずれ等のミスによるやり直しを行うためにはＳｉ
Ｎ膜まで剥離しなければならず、工程が煩雑になるとい
う問題点もあった。
造方法は以上のような工程で行われるので、Ｐ型基板の
分離領域だけに選択的にイオン注入するためのマスクと
して、レジストを用いていたためにレジストの２重塗布
工程（図２（ｃ））が不可避であった。このため、下部
レジストの最表面がＳｉＮ膜ドライエッチの時のプラズ
マにより硬化し、上部レジストとの濡れ性が悪くなり、
塗布むらが起きるという問題点があり、またマスク重ね
合わせずれ等のミスによるやり直しを行うためにはＳｉ
Ｎ膜まで剥離しなければならず、工程が煩雑になるとい
う問題点もあった。
【０００７】この発明は、上記のような問題点を解消す
るためになされたもので、半導体装置の製造工程の中の
レジスト２重塗り工程を回避することのできる半導体装
置の製造方法を得ることを目的としている。
るためになされたもので、半導体装置の製造工程の中の
レジスト２重塗り工程を回避することのできる半導体装
置の製造方法を得ることを目的としている。
【０００８】
【課題を解決するための手段】この発明に係る半導体装
置の製造方法は、２重レジスト構造の下部レジストに代
えて、注入イオンを遮蔽できる程度の適当な膜厚のＳｉ
Ｏ２ 膜を使用するようにしたものである。
置の製造方法は、２重レジスト構造の下部レジストに代
えて、注入イオンを遮蔽できる程度の適当な膜厚のＳｉ
Ｏ２ 膜を使用するようにしたものである。
【０００９】
【作用】この発明における半導体装置の製造方法は、Ｓ
ｉＯ２ 膜が注入イオンを充分に遮蔽するマスクとして
機能し、さらにＳｉＮ膜をドライエッチングする時のプ
ラズマ雰囲気中でも安定であるため、レジストとの密着
性も良い。
ｉＯ２ 膜が注入イオンを充分に遮蔽するマスクとして
機能し、さらにＳｉＮ膜をドライエッチングする時のプ
ラズマ雰囲気中でも安定であるため、レジストとの密着
性も良い。
【００１０】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例による半導体装置の製
造方法を工程順に示す断面図であり、ＣＭＯＳトランジ
スタのフィールド酸化工程を例にとってその製造方法を
示している。図において、１〜４および７，９は従来の
ものと同じものである。５ａはＮウエル２をマスクする
ためのレジスト、８はＳｉＯ２ 膜である。
する。図１はこの発明の一実施例による半導体装置の製
造方法を工程順に示す断面図であり、ＣＭＯＳトランジ
スタのフィールド酸化工程を例にとってその製造方法を
示している。図において、１〜４および７，９は従来の
ものと同じものである。５ａはＮウエル２をマスクする
ためのレジスト、８はＳｉＯ２ 膜である。
【００１１】次に、図１に示す工程について説明する。
まず、従来例の説明と同じように、Ｎウエル２を形成し
たＰ型基板１の表面に下敷ＳｉＯ２ 膜３を形成し、Ｓ
ｉＮ膜４をその表面に堆積する。さらに、そのＳｉＮ膜
４の表面に注入イオンを充分に遮蔽できる程度の厚さ（
〜４０００オングストローム）のＳｉＯ２ 膜８を堆積
する（図１（ａ））。次いで、ＳｉＯ２膜８上にレジス
トを塗布し、パターン転写を行った後、ＳｉＯ２ 膜８
，ＳｉＮ膜４を順次エッチングし、さらにレジストを除
去する（図１（ｂ））。
たＰ型基板１の表面に下敷ＳｉＯ２ 膜３を形成し、Ｓ
ｉＮ膜４をその表面に堆積する。さらに、そのＳｉＮ膜
４の表面に注入イオンを充分に遮蔽できる程度の厚さ（
〜４０００オングストローム）のＳｉＯ２ 膜８を堆積
する（図１（ａ））。次いで、ＳｉＯ２膜８上にレジス
トを塗布し、パターン転写を行った後、ＳｉＯ２ 膜８
，ＳｉＮ膜４を順次エッチングし、さらにレジストを除
去する（図１（ｂ））。
【００１２】次いで、レジスト５ａを塗布し、パターン
転写を行う。この時、Ｎウエル２にのみ注入イオンのマ
スクをするために、その部分だけにレジスト５ａを残し
ておく（図１（ｃ））。次いで、従来例と同じようにイ
オン注入によりＰ＋ アイソ７を形成する（図１（ｄ）
）。次いで、レジスト５ａを除去し、ＳｉＯ２ 膜８を
エッチングした後、フィールド酸化を行い、最後にＳｉ
Ｎ膜４を除去してフィールド酸化工程が完了する（図１
（ｅ））。
転写を行う。この時、Ｎウエル２にのみ注入イオンのマ
スクをするために、その部分だけにレジスト５ａを残し
ておく（図１（ｃ））。次いで、従来例と同じようにイ
オン注入によりＰ＋ アイソ７を形成する（図１（ｄ）
）。次いで、レジスト５ａを除去し、ＳｉＯ２ 膜８を
エッチングした後、フィールド酸化を行い、最後にＳｉ
Ｎ膜４を除去してフィールド酸化工程が完了する（図１
（ｅ））。
【００１３】このように、本実施例によれば、２重レジ
スト構造の下部レジストに代えて、注入イオンを遮蔽で
きる程度の適当な膜厚のＳｉＯ２ 膜を使用するように
したので、ＳｉＯ２ 膜が注入イオンを充分に遮蔽する
マスクとして機能し、さらにこのＳｉＯ２ 膜はＳｉＮ
膜ドライエッチング時のプラズマ雰囲気中でも安定であ
るため、レジストとの密着性も良いものとなる。
スト構造の下部レジストに代えて、注入イオンを遮蔽で
きる程度の適当な膜厚のＳｉＯ２ 膜を使用するように
したので、ＳｉＯ２ 膜が注入イオンを充分に遮蔽する
マスクとして機能し、さらにこのＳｉＯ２ 膜はＳｉＮ
膜ドライエッチング時のプラズマ雰囲気中でも安定であ
るため、レジストとの密着性も良いものとなる。
【００１４】なお、上記実施例では、ＣＭＯＳトランジ
スタのフィールド酸化工程を例にとって説明したが、他
の半導体装置の同様の工程であってもよく、上記実施例
と同様の効果を奏する。
スタのフィールド酸化工程を例にとって説明したが、他
の半導体装置の同様の工程であってもよく、上記実施例
と同様の効果を奏する。
【００１５】
【発明の効果】以上のように、この発明に係る半導体装
置の製造方法によれば、レジストを２重に塗布する工程
を避け、下部レジストに代えてＳｉＯ２ 膜を用いるよ
うにしたので、レジストの下地との密着性が向上し、ま
た、マスク重ね合わせずれ等によるレジスト塗布のやり
直し工程を簡略化できる効果がある。
置の製造方法によれば、レジストを２重に塗布する工程
を避け、下部レジストに代えてＳｉＯ２ 膜を用いるよ
うにしたので、レジストの下地との密着性が向上し、ま
た、マスク重ね合わせずれ等によるレジスト塗布のやり
直し工程を簡略化できる効果がある。
【図１】この発明の一実施例による半導体装置の製造方
法を示す断面側面図である。
法を示す断面側面図である。
【図２】従来のＣＭＯＳトランジスタのフィールド酸化
工程を示す断面側面図である。
工程を示す断面側面図である。
【図３】図２のＮウエル領域の形成方法を示す断面側面
図である。
図である。
１ Ｐ型シリコン基板
２ Ｎウエル
３ 下敷ＳｉＯ２ 膜
４ ＳｉＮ膜
５ａ レジスト
７ Ｐ＋ 領域
８ ＳｉＯ２ 膜
Claims (2)
- 【請求項１】 半導体基板上に部分的に不純物イオン
を注入する、半導体装置の製造方法において、シリコン
酸化膜をマスクとし、該シリコン酸化膜の堆積していな
い部分にのみ、選択的に不純物イオンを注入することを
特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上に部分的に不純物イオン
を注入する工程がＣＭＯＳトランジスタのフィールド酸
化工程であることを特徴とする請求項１記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14249891A JPH04342136A (ja) | 1991-05-17 | 1991-05-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14249891A JPH04342136A (ja) | 1991-05-17 | 1991-05-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04342136A true JPH04342136A (ja) | 1992-11-27 |
Family
ID=15316736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14249891A Pending JPH04342136A (ja) | 1991-05-17 | 1991-05-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04342136A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5328859A (en) * | 1993-01-04 | 1994-07-12 | Xerox Corporation | Method of making high voltage PNP bipolar transistor in CMOS |
-
1991
- 1991-05-17 JP JP14249891A patent/JPH04342136A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5328859A (en) * | 1993-01-04 | 1994-07-12 | Xerox Corporation | Method of making high voltage PNP bipolar transistor in CMOS |
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