JPH04340278A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04340278A JPH04340278A JP1258791A JP1258791A JPH04340278A JP H04340278 A JPH04340278 A JP H04340278A JP 1258791 A JP1258791 A JP 1258791A JP 1258791 A JP1258791 A JP 1258791A JP H04340278 A JPH04340278 A JP H04340278A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明はＭＯＳＦＥＴトランジ
スタ、特にゲート・トレイン・オーバラップ型ＭＯＳＦ
ＥＴトランジスタの短チャンネル化にともなうしきい値
の低下を抑制できる半導体装置の製造方法に関するもの
である。
スタ、特にゲート・トレイン・オーバラップ型ＭＯＳＦ
ＥＴトランジスタの短チャンネル化にともなうしきい値
の低下を抑制できる半導体装置の製造方法に関するもの
である。
【０００２】
【従来の技術】従来、この種の半導体装置は、Ｔａｋｅ
ｄａ， ｅｔａｌ． ＩＥＤＭ ＰＰ．３８〜４１（１
９８７）「Ｔｈｅ Ｉｍｐａｃｔ ｏｆ Ｇａｔｅ−Ｄ
ｒａｉｎ Ｏｖｅｒｌａｐｐｅｄ ＬＤＤ（ＧＯＬＤ）
ｆｏｒ Ｄｅｅｐ Ｓｕｂｍｉｃｒｏｎ ＶＬＳＩ’
Ｓ 」に開示されるものがある。図３はこの従来の半導
体装置の概略的構成を示す断面図であり、図３に示す半
導体装置の構造的な特徴は自己整合で形成されたＰ型シ
リンダ基板１００中のソース・ドレインの低濃度Ｎ型拡
散層１０１，１０２がゲート電極とオーバラップしてい
る点である。
ｄａ， ｅｔａｌ． ＩＥＤＭ ＰＰ．３８〜４１（１
９８７）「Ｔｈｅ Ｉｍｐａｃｔ ｏｆ Ｇａｔｅ−Ｄ
ｒａｉｎ Ｏｖｅｒｌａｐｐｅｄ ＬＤＤ（ＧＯＬＤ）
ｆｏｒ Ｄｅｅｐ Ｓｕｂｍｉｃｒｏｎ ＶＬＳＩ’
Ｓ 」に開示されるものがある。図３はこの従来の半導
体装置の概略的構成を示す断面図であり、図３に示す半
導体装置の構造的な特徴は自己整合で形成されたＰ型シ
リンダ基板１００中のソース・ドレインの低濃度Ｎ型拡
散層１０１，１０２がゲート電極とオーバラップしてい
る点である。
【０００３】このオーバラップの効果によりこの種のＭ
ＯＳＦＥＴトランジスタはＬＤＤ（Ｌｉｇｈｔｌｙ Ｄ
ｏｐｅｄ Ｄｒａｉｎ Ｓｔｒｕｃｔｕｒｅ ）構造に
比較し、信頼性（ホットキャリア耐圧およびドレイン耐
圧）および性能（スピード）が向上している。
ＯＳＦＥＴトランジスタはＬＤＤ（Ｌｉｇｈｔｌｙ Ｄ
ｏｐｅｄ Ｄｒａｉｎ Ｓｔｒｕｃｔｕｒｅ ）構造に
比較し、信頼性（ホットキャリア耐圧およびドレイン耐
圧）および性能（スピード）が向上している。
【０００４】また、図４にこの構造の形成工程を示す。
まず、図４（ａ） に示すように、Ｐ型シリコン基板１
００上に１５０Å程度の薄いゲート酸化膜１０４を形成
し、しきい値制御のためにイオン注入装置により、イオ
ン種Ｂ＋ ，注入量１．２Ｅ１２ｉｏｎｓ／ｃｍ２ ，
打込みエネルギ３０ｋｅＶ の条件で全面に不純物を注
入する。
００上に１５０Å程度の薄いゲート酸化膜１０４を形成
し、しきい値制御のためにイオン注入装置により、イオ
ン種Ｂ＋ ，注入量１．２Ｅ１２ｉｏｎｓ／ｃｍ２ ，
打込みエネルギ３０ｋｅＶ の条件で全面に不純物を注
入する。
【０００５】その後、ＬＰＣＶＤ装置により、第１の多
結晶シリコン膜１０５を５００Å全面に堆積する。この
試料を大気中に貯蔵することにより、この第１の多結晶
シリコン膜１０５に５〜１０Åの自然二酸化シリコン膜
１０６を形成する。
結晶シリコン膜１０５を５００Å全面に堆積する。この
試料を大気中に貯蔵することにより、この第１の多結晶
シリコン膜１０５に５〜１０Åの自然二酸化シリコン膜
１０６を形成する。
【０００６】次に、第２の多結晶シリコン膜１０７およ
び第１の酸化膜１０８をＣＶＤにより全面に堆積する。 次いで、ホトリソグラフィおよび異方性エッチングによ
り、第１の酸化膜１０８をパターニングし、図４（ａ）
のごとき形状を得る。
び第１の酸化膜１０８をＣＶＤにより全面に堆積する。 次いで、ホトリソグラフィおよび異方性エッチングによ
り、第１の酸化膜１０８をパターニングし、図４（ａ）
のごとき形状を得る。
【０００７】次に、図４（ｂ） に示すように、第１の
酸化膜１０８をマスクとして、第２の多結晶シリコン膜
１０７を高選択性エッチングし、自然酸化膜１０６を利
用し、エッチングの終点を決定する。
酸化膜１０８をマスクとして、第２の多結晶シリコン膜
１０７を高選択性エッチングし、自然酸化膜１０６を利
用し、エッチングの終点を決定する。
【０００８】次に、イオン注入装置により、３１Ｐ＋
，５Ｅ１２ｉｏｎｓ／ｃｍ２ １８０ｋｅＶ の条件で
リンを注入することにより、低濃度Ｎ型拡散層１０１，
１０２を形成する。
，５Ｅ１２ｉｏｎｓ／ｃｍ２ １８０ｋｅＶ の条件で
リンを注入することにより、低濃度Ｎ型拡散層１０１，
１０２を形成する。
【０００９】次に、図４（ｃ） に示すように、酸化膜
のサイドウォール１０９を形成し、このサイドウォール
１０９をマスクとして、第１の多結晶シリコン膜１０５
を図４（ｄ） に示すようにエッチングする。
のサイドウォール１０９を形成し、このサイドウォール
１０９をマスクとして、第１の多結晶シリコン膜１０５
を図４（ｄ） に示すようにエッチングする。
【００１０】最後に、この図４（ｄ） に示すように、
＋１５Ａｓ＋ ， ４０ｋｅＶ ， ４ｅ１５ｉｏｎ
ｓ／ｃｍ２ の条件でヒ素をイオン注入し、Ｎ型の高濃
度拡散層１０１ａ，１０２ａを形成する。また、オーバ
ラップ巾は第１の多結晶シリコン膜１０５を熱酸化する
ことにより制御する。
＋１５Ａｓ＋ ， ４０ｋｅＶ ， ４ｅ１５ｉｏｎ
ｓ／ｃｍ２ の条件でヒ素をイオン注入し、Ｎ型の高濃
度拡散層１０１ａ，１０２ａを形成する。また、オーバ
ラップ巾は第１の多結晶シリコン膜１０５を熱酸化する
ことにより制御する。
【００１１】
【発明が解決しようとする課題】しかしながら、以上述
べた半導体装置では、ソース・ドレインの低濃度Ｎ型拡
散層１０１，１０２を形成する手段として、図４（ｂ）
に示すように、第１の多結晶シリコン膜１０５形成後
に、イオン注入技術により、不純物を打ち込んでいたた
め、イオンインプランテーションにおけるイオン打込み
深さを第１の多結晶シリコン膜１０５よりも深くする必
要があり、イオン加速エネルギを増加している。
べた半導体装置では、ソース・ドレインの低濃度Ｎ型拡
散層１０１，１０２を形成する手段として、図４（ｂ）
に示すように、第１の多結晶シリコン膜１０５形成後
に、イオン注入技術により、不純物を打ち込んでいたた
め、イオンインプランテーションにおけるイオン打込み
深さを第１の多結晶シリコン膜１０５よりも深くする必
要があり、イオン加速エネルギを増加している。
【００１２】このため、イオン加速エネルギ増加に伴う
イオンの投影飛程ＲＰの分散ΔＲＰが増加し、この結果
、ソース・ドレインの低濃度Ｎ型拡散層１０１，１０２
の接合深さが深くなり、短チャンネル効果に弱くなると
いう問題があった。
イオンの投影飛程ＲＰの分散ΔＲＰが増加し、この結果
、ソース・ドレインの低濃度Ｎ型拡散層１０１，１０２
の接合深さが深くなり、短チャンネル効果に弱くなると
いう問題があった。
【００１３】この発明は前記従来技術が持っている問題
点のうち、ソース・ドレイン接合深さが深くなり、短チ
ャンネル効果が弱くなるという点について解決した半導
体装置の製造方法を提供するものである。
点のうち、ソース・ドレイン接合深さが深くなり、短チ
ャンネル効果が弱くなるという点について解決した半導
体装置の製造方法を提供するものである。
【００１４】
【課題を解決するための手段】この発明は前記問題点を
解決するために、半導体装置の製造方法において、シリ
コン基板上に二酸化シリコン酸化膜を堆積させ、ホトリ
ソグラフィおよび異方性エッチングによりゲートとなる
部分の二酸化シリコン酸化膜を除去する工程と、この二
酸化シリコン膜を除去した部分にゲート酸化膜形成後、
この二酸化シリコン酸化膜をマスクとして、リン３１Ｐ
＋ の斜めイオンインプランテーションを行い、前記二
酸化シリコン酸化膜のシャドー効果により選択的にゲー
ト下にソース・ドレインｎ− 拡散層を形成する工程を
導入したものである。
解決するために、半導体装置の製造方法において、シリ
コン基板上に二酸化シリコン酸化膜を堆積させ、ホトリ
ソグラフィおよび異方性エッチングによりゲートとなる
部分の二酸化シリコン酸化膜を除去する工程と、この二
酸化シリコン膜を除去した部分にゲート酸化膜形成後、
この二酸化シリコン酸化膜をマスクとして、リン３１Ｐ
＋ の斜めイオンインプランテーションを行い、前記二
酸化シリコン酸化膜のシャドー効果により選択的にゲー
ト下にソース・ドレインｎ− 拡散層を形成する工程を
導入したものである。
【００１５】
【作用】この発明によれば、半導体装置の製造方法にお
いて、以上のような工程を導入したので、二酸化シリコ
ン酸化膜を異方性エッチングにより除去して、スリット
を形成した後に、残在した二酸化シリコン酸化膜を利用
してマスクとし、斜めにイオンインプランテーションを
行うことにより、二酸化シリコン酸化膜のシャドウ効果
により、選択的にゲート下にソース・ドレインの低濃度
拡散層が形成され、このソース・ドレインの低濃度拡散
層の接合深さを浅くすることができ、したがって、前記
問題点を除去できる。
いて、以上のような工程を導入したので、二酸化シリコ
ン酸化膜を異方性エッチングにより除去して、スリット
を形成した後に、残在した二酸化シリコン酸化膜を利用
してマスクとし、斜めにイオンインプランテーションを
行うことにより、二酸化シリコン酸化膜のシャドウ効果
により、選択的にゲート下にソース・ドレインの低濃度
拡散層が形成され、このソース・ドレインの低濃度拡散
層の接合深さを浅くすることができ、したがって、前記
問題点を除去できる。
【００１６】
【実施例】以下、この発明の半導体装置の製造方法の実
施例について図面に基づき説明する。図１（ａ） ない
し図１（ｇ） はその一実施例を説明するための工程断
面図である。
施例について図面に基づき説明する。図１（ａ） ない
し図１（ｇ） はその一実施例を説明するための工程断
面図である。
【００１７】まず、図１（ａ） に示すように、Ｐ型シ
リコン基板１上に素子分離領域２をＬＯＣＯＳ法で形成
する。その後、全面に５００Å程度のシリコン窒化膜３
をＣＶＤを用い、堆積する。なお、このシリコン窒化膜
３の成長前にＰ型シリコン基板１に対する窒化膜の応力
を緩和するために、２００Å程度の熱酸化膜５を形成し
ておく。次に、ＣＶＤを用い全面に二酸化シリコン酸化
膜４を２０００Å程度成長させる。
リコン基板１上に素子分離領域２をＬＯＣＯＳ法で形成
する。その後、全面に５００Å程度のシリコン窒化膜３
をＣＶＤを用い、堆積する。なお、このシリコン窒化膜
３の成長前にＰ型シリコン基板１に対する窒化膜の応力
を緩和するために、２００Å程度の熱酸化膜５を形成し
ておく。次に、ＣＶＤを用い全面に二酸化シリコン酸化
膜４を２０００Å程度成長させる。
【００１８】次に、図１（ｂ） に示すように、ＭＯＳ
ＦＥＴトランジスタのゲート領域６の二酸化シリコン酸
化膜４、シリコン窒化膜３および熱酸化膜５をホトリソ
グラフィおよびエッチング工程を用いて、パターニング
して、スリットを形成する。
ＦＥＴトランジスタのゲート領域６の二酸化シリコン酸
化膜４、シリコン窒化膜３および熱酸化膜５をホトリソ
グラフィおよびエッチング工程を用いて、パターニング
して、スリットを形成する。
【００１９】次に、図１（ｃ） に示すように、ゲート
酸化膜７の形成後、しきい値コントロール用にボロン例
えば、イオン種１１Ｂ＋ ，エネルギ３０ｋｅＶ ，ド
ーズ量１．２Ｅ１２ｉｏｎｓ／ｃｍ２ の条件でイオン
打ち込みし、Ｐ型打ち込み層８を形成する。
酸化膜７の形成後、しきい値コントロール用にボロン例
えば、イオン種１１Ｂ＋ ，エネルギ３０ｋｅＶ ，ド
ーズ量１．２Ｅ１２ｉｏｎｓ／ｃｍ２ の条件でイオン
打ち込みし、Ｐ型打ち込み層８を形成する。
【００２０】次に、図１（ｄ） に示すように、斜めイ
オンインプランテーション技術により、例えばイオン種
３１Ｐ＋ ，エネルギ６０ｋｅＶ ，ドーズ量４Ｅ１３
ｉｏｎｓ／ｃｍ２ 注入角度６０度の条件でウエハの向
きを１８０°回転し、２回斜めイオンインプランテーシ
ョン９，１０を行うことにより低濃度ｎ型拡散層１１を
形成する。
オンインプランテーション技術により、例えばイオン種
３１Ｐ＋ ，エネルギ６０ｋｅＶ ，ドーズ量４Ｅ１３
ｉｏｎｓ／ｃｍ２ 注入角度６０度の条件でウエハの向
きを１８０°回転し、２回斜めイオンインプランテーシ
ョン９，１０を行うことにより低濃度ｎ型拡散層１１を
形成する。
【００２１】この際、注入角度θは、Ｐ型シリコン基板
１との垂線のインプランテーションのビームとで成す角
で定義する。この注入角度θは、図１（ｄ） で示す膜
厚ｈとパターニング幅Ｌより、次式の範囲を満たす。 ｃｏｓ− ｛ｈ／（ｈ２＋Ｌ２）１／２｝＞
θ＞ ｃｏｓ− ｛ｈ／（ｈ２＋ｌ−Ｌ）２／４）１／
２ ｝ここで、ｌはソース・ドレイン低濃度ｎ型拡散層
間隔に相当する。
１との垂線のインプランテーションのビームとで成す角
で定義する。この注入角度θは、図１（ｄ） で示す膜
厚ｈとパターニング幅Ｌより、次式の範囲を満たす。 ｃｏｓ− ｛ｈ／（ｈ２＋Ｌ２）１／２｝＞
θ＞ ｃｏｓ− ｛ｈ／（ｈ２＋ｌ−Ｌ）２／４）１／
２ ｝ここで、ｌはソース・ドレイン低濃度ｎ型拡散層
間隔に相当する。
【００２２】その後、図１（ｅ） に示すように、ＬＰ
ＣＶＤにより３５００Å程度の多結晶シリコン膜１２を
成長させ、図１（ｂ） で示したゲート領域６を埋め込
む。ＰＯＣｌ３ を拡散源として、多結晶シリコン膜１
２にリンをドーピングし、導伝性を持たせる。
ＣＶＤにより３５００Å程度の多結晶シリコン膜１２を
成長させ、図１（ｂ） で示したゲート領域６を埋め込
む。ＰＯＣｌ３ を拡散源として、多結晶シリコン膜１
２にリンをドーピングし、導伝性を持たせる。
【００２３】次に、図１（ｆ） に示すように、多結晶
シリコン膜１２をエッチバックし、図１（ｂ） のゲー
ト領域にゲート電極１３を形成する。その後、弗化水素
水溶液により二酸化シリコン酸化膜４を除去する。この
時、シリコン窒化膜３はエッチングのストッパとなる。 さらに、熱燐酸水溶液により、シリコン窒化膜３を除去
する。
シリコン膜１２をエッチバックし、図１（ｂ） のゲー
ト領域にゲート電極１３を形成する。その後、弗化水素
水溶液により二酸化シリコン酸化膜４を除去する。この
時、シリコン窒化膜３はエッチングのストッパとなる。 さらに、熱燐酸水溶液により、シリコン窒化膜３を除去
する。
【００２４】次に、図１（ｇ） に示すように、全面に
砒素をイオン種７５Ａｓ＋ ， エネルギ４０ｋｅＶ
，ドーズ量４Ｅ１５ｉｏｎｓ／ｃｍ２ の条件で、イオ
ン注入し、高濃度ｎ型ソース・ドレイン拡散層１４を形
成する。
砒素をイオン種７５Ａｓ＋ ， エネルギ４０ｋｅＶ
，ドーズ量４Ｅ１５ｉｏｎｓ／ｃｍ２ の条件で、イオ
ン注入し、高濃度ｎ型ソース・ドレイン拡散層１４を形
成する。
【００２５】このように、ゲート電極とオーバラップす
るソース・ドレイン低濃度拡散層を斜めイオンインプラ
ンテーション技術のシャドウ効果を利用して形成したた
め、低エネルギでのイオン打ち込みが可能となる。この
結果、ソース・ドレイン低濃度拡散層の接合深さＸｊを
浅くすることができる。
るソース・ドレイン低濃度拡散層を斜めイオンインプラ
ンテーション技術のシャドウ効果を利用して形成したた
め、低エネルギでのイオン打ち込みが可能となる。この
結果、ソース・ドレイン低濃度拡散層の接合深さＸｊを
浅くすることができる。
【００２６】図２はこの発明および従来のドレインオー
バラップ型ＦＥＴＭＯＳトランジスタの低濃度ｎ型拡散
層の接合深さのシミュレイション結果を示す。図中の実
線はこの発明の場合で、一点鎖線は従来の場合であり、
図中のａはこの発明の場合のイオンインプランテーショ
ン直後のリン濃度プロファイル、ｂはこの発明の場合の
９００℃１５分Ｎ２ アニール後のキャリアプロファイ
ル、ｃは従来の場合のイオンインプランテーション直後
のリン濃度プロファイル、ｄは従来の場合の９００℃１
５分Ｎ２ アニール後のキャリアプロファイルである。
バラップ型ＦＥＴＭＯＳトランジスタの低濃度ｎ型拡散
層の接合深さのシミュレイション結果を示す。図中の実
線はこの発明の場合で、一点鎖線は従来の場合であり、
図中のａはこの発明の場合のイオンインプランテーショ
ン直後のリン濃度プロファイル、ｂはこの発明の場合の
９００℃１５分Ｎ２ アニール後のキャリアプロファイ
ル、ｃは従来の場合のイオンインプランテーション直後
のリン濃度プロファイル、ｄは従来の場合の９００℃１
５分Ｎ２ アニール後のキャリアプロファイルである。
【００２７】従来型は、ドレインのオーバラップ形成の
ために、薄いポリシリコン膜を通して不純物をインプラ
ンテーションしているため、打ち込みエネルギを高くす
る必要があり、その結果、打ち込まれた不純物の飛程の
分散ΔＲＰが大きな値となり、接合の深さＸｊが深くな
っている。
ために、薄いポリシリコン膜を通して不純物をインプラ
ンテーションしているため、打ち込みエネルギを高くす
る必要があり、その結果、打ち込まれた不純物の飛程の
分散ΔＲＰが大きな値となり、接合の深さＸｊが深くな
っている。
【００２８】これに対し、この発明では、打ち込みエネ
ルギが低く、飛程の分散が小さい値となっているため、
接合が非常に浅くなっている。
ルギが低く、飛程の分散が小さい値となっているため、
接合が非常に浅くなっている。
【００２９】
【発明の効果】以上のように、この発明によれば、ゲー
ト電極とオーバラップするソース・ドレイン低濃度拡散
層を斜めイオンインプランテーション技術のシャドウ効
果を利用して形成するようにしたので、低エネルギでの
イオン打ち込みが可能となる。
ト電極とオーバラップするソース・ドレイン低濃度拡散
層を斜めイオンインプランテーション技術のシャドウ効
果を利用して形成するようにしたので、低エネルギでの
イオン打ち込みが可能となる。
【００３０】したがって、ソース・ドレイン低濃度拡散
層の接合深さＸｊを浅くすることができ、短いチャンネ
ル化にともなうしきい値の低下を抑制できる。
層の接合深さＸｊを浅くすることができ、短いチャンネ
ル化にともなうしきい値の低下を抑制できる。
【図１】この発明の半導体装置の製造方法の工程断面図
、
、
【図２】この発明および従来のドレインオーバラップ型
ＦＥＴＭＯＳトランジスタの低濃度ｎ型拡散層の接合深
さシミュレーション結果を示す説明図、
ＦＥＴＭＯＳトランジスタの低濃度ｎ型拡散層の接合深
さシミュレーション結果を示す説明図、
【図３】従来の
半導体装置の断面図、
半導体装置の断面図、
【図４】図３の半導体装置の製造方法の工程断面図。
１ Ｐ型シリコン基板
２ 素子分離領域
３ シリコン窒化膜
４ 二酸化シリコン酸化膜
５ 熱酸化膜
６ ゲート領域
７ ゲート酸化膜
８ Ｐ型打ち込み層
９，１０ 斜めイオンインプランテーション１１
低濃度ｎ型拡散層 １２ 多結晶シリコン膜 １３ ゲート電極
低濃度ｎ型拡散層 １２ 多結晶シリコン膜 １３ ゲート電極
Claims (2)
- 【請求項１】 シリコン基板上のゲート電極となる部
分の二酸化シリコン酸化膜にホトリソグラフィと異方性
エッチングによりスリットを形成する工程と、残留する
上記二酸化シリコン酸化膜をマスクにし、しきい値コン
トロールのためのイオンインプランテーションを選択的
にチャンネル部に行う工程と、上記スリットの部分の露
出している上記シリコン基板の表面に、ゲート酸化膜を
成長させる工程と、斜めイオンインプランテーション技
術を用い、残留する上記二酸化シリコン酸化膜の膜厚を
利用したシャドウ効果により、チャンネルとなる部分の
両端に選択的にソース・ドレイン低濃度拡散層を形成す
る工程と、全面に多結晶シリコン膜を成長し、上記二酸
化シリコン酸化膜の除去された部分を埋め込む工程と、
多結晶シリコン膜を全面エッチバックし、ゲート電極と
なる部分に上記多結晶シリコン膜を残留させる工程と、
上記二酸化シリコン酸化膜を除去した後に、上記残留さ
れた多結晶シリコン膜をマスクとして高濃度ｎ型イオン
インプランテーションを行い、高濃度のソース・ドレイ
ン拡散層を形成する工程と、よりなる半導体装置の製造
方法。 - 【請求項２】 上記斜めイオンインプランテーション
技術によるソース・ドレイン低濃度拡散層形成時のイオ
ン注入角θが、上記二酸化シリコン酸化膜のマスクのス
リット幅をＬ、膜厚ｈとソース・ドレイン低濃度打ち込
み層間隔ｌとした場合に、ｃｏｓθ−１｛ｈ／（ｈ２＋
Ｌ２）１／２｝＞θ＞ ｃｏｓ−１｛ｈ／（ｈ２＋ｌ−
Ｌ）２／４）１／２ ｝となることを特徴とする請求項
１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1258791A JPH04340278A (ja) | 1991-01-11 | 1991-01-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1258791A JPH04340278A (ja) | 1991-01-11 | 1991-01-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04340278A true JPH04340278A (ja) | 1992-11-26 |
Family
ID=11809489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1258791A Pending JPH04340278A (ja) | 1991-01-11 | 1991-01-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04340278A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0897423A (ja) * | 1994-09-29 | 1996-04-12 | Nec Corp | 半導体装置の製造方法 |
-
1991
- 1991-01-11 JP JP1258791A patent/JPH04340278A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0897423A (ja) * | 1994-09-29 | 1996-04-12 | Nec Corp | 半導体装置の製造方法 |
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