JPH04339365A - Ｄａｄ装置のｅｆｍ変調回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタルオーディオデ
ィスク装置のＥＦＭ変調回路に係り、特に記録可能なコ
ンパクトディスクの記録に利用されるディジタルオーデ
ィオディスク装置のＥＦＭ変調回路に関する。

【０００２】

【従来の技術】コンパクトディスク（ＣＤ）方式のディ
ジタルオーディオディスク（ＤＡＤ）装置において、記
録される音声信号は標本化及び量子化され１６ビットの
ディジタルデータで符号化される。この１６ビットのデ
ータを１ワードまたは１サンプルと言うが、１サンプル
のデータはエラー訂正など信号処理上の便宜のためにそ
れぞれ８ビットである２個のシンボルより区分されこれ
を単位で処理される。シンボルデータは“０”と“１”
より構成された２進信号であるが、このシンボルデータ
は“１”の入力により反転されるＮＲＺＩ（ノンリター
ンツウゼロアンドインバート）信号、すなわちピット記
録信号に変換されＣＤ上にピットより刻まれる。

【０００３】ＤＡＤ再生装置はこのＣＤ上に刻まれたピ
ットを光ピックアップ装置により再生されるが、８ビッ
トのシンボル信号をＣＤ上にそのまま記録する場合は色
々の問題が生ずる。すなわち、ＣＤ上でピットが頻繁に
変化、例えば１ビットのデータの長さに対応するピット
長さを遷移間隔に変化するようになれば、ピット間の間
隔が狭すぎるようなり長時間記録が不可能になるたけで
はなく、隣接シンボル間の信号が相互干渉を起こして再
生音質を劣化させる。

【０００４】従って、信号の安定した再生のため各ピッ
トの長さまたはピット間の間隔、すなわちランレングス
はある最少値以上であるのが望ましい。ＣＤ方式のＤＡ
Ｄ装置において、このランレングスの最少値は１ビット
のデータの長さらに対応するピット長さを１Ｔとする時
３Ｔと定められる。ここで、ピット長さはＣＤ上の物理
的長さまたはこれに対応するＮＲＺＩ変換された信号パ
ルス幅のいずれかでも観念され得る。

【０００５】逆に、このランレングスが過度に長くなれ
ば安定した基準クロックの再生が不可能になり、隣接ト
ラック間の再生信号の差異が大きくなり正常的なトラッ
キングが不可能になる。従って、ランレングスの最大長
さもある最大値以内であるのが望ましいところ、ＣＤ方
式においてこの最大値は１１Ｔ以内と定められている。

【０００６】そこで、ＮＲＺＩ変換されたピット記録信
号がこのようなランレングスの制限条件を満たすため、
ＣＤ方式においては８ビットのシンボル信号を１４ビッ
トのシンボル信号に変換させる。これを通常８−１４ビ
ット変調、またはＥＦＭ（エイトツウフォーティーンモ
ジュレーション）と呼ぶ。このようなＥＦＭ変調におい
て、８ビット信号で組み合わせられる信号の個数は２５
６種類であり、１４ビット信号が組み合わせられる信号
の数は１６，３８４種類なので両者は相互対応されない
。従って、この１６，３８４種類の１４ビット信号組み
合わせのうち上述した３Ｔ以上１１Ｔ以下のランレング
ス条件を満たす信号の組み合わせのみを選択して８ビッ
トの各信号組み合わせと対応させる。すなわち、パルス
を反転させる“１”と“１”との間に“０”が２〜１０
個含まれる１４ビット信号組み合わせはすべて２６７個
になるが、この中で２５６個のみを８ビット信号組み合
わせに対応させる。このような８−１４ビット変換表、
すなわちＥＦＭテーブルは通常ＩＣ　　ＲＯＭに記録さ
れ、このＩＣ　　ＲＯＭをＤＡＤ記録装置及び再生装置
のそれぞれ具備して信号変換に使われる。

【０００７】このように１４ビットに変換されたシンボ
ル信号をチャンネルビット信号と言う。しかし、このチ
ャンネルビット信号をそのままＮＲＺＩ変換してＣＤに
記録する場合は前述したランレングスの制限条件をやは
り満たせない。例えば、データ“４８”は前述したＥＦ
Ｍテーブル上でチャンネルビット“０００００１０００
０００００”に対応され、データ“１７３”は“０００
００００１００１００１”に対応される。従って、デー
タ“４８”の次にデータ“１７３”が入力される場合は
“１”と“１”との間に“０”が１５個含まれる。これ
により、ＮＲＺＩ変換されたピット記録信号のランレン
グスが１６Ｔになるので、１１Ｔ以下という制限条件を
満たせない。

【０００８】従って、各チャンネルビットシンボルの間
にはランレングスの制限条件を満たすためにマージビッ
トを挿入するようになる。ＣＤ方式でこのマージビット
は“０００”，“００１”，“０１０”，“１００”の
４種類３ビット信号が使われるが、このマージビット信
号は再生時ディコーダによりスキップされ再生オーディ
オ信号に含まれない。

【０００９】ところが、ランレングス条件を満たすマー
ジビットは一般的に前述した４種類のうち複数のものが
選択可能になるが、この中で再生信号の直流成分が“０
”に一番近接するようにするマージビットを選択する。 これは光ピックアップ装置などの偏移（デビエーション
）を防止して安定したトラッキングを確保し、再生信号
の低域成分を減少させることにより再生信号がＣＤの局
部的な損傷に影響をうけないようにするためである。こ
のため、ピット記録信号は再生信号の“ハイ（１）”部
分を＋１と、“ロー（０）”部分を−として累計した総
ディジタル加算値をＤＳＣ（ディジタルサムバリュウ）
または（ディジタルサムバリエーション）とし、このＤ
ＳＶを“０”に一番近接するようにするマージビットを
選定するようになる。

【００１０】ＣＤ方式において、前述した通りＥＦＭ変
調されるチャンネル信号は左右２チャンネルに対してそ
れぞれ６サンプルのデータ、すなわち２４シンボル分の
データを１フレームで処理するようになる。このような
１フレーム分のデータフォーマットは図１に示した通り
である。図面で、２４シンボルのデータは１２シンボル
ずつ分けられてそれぞれエラー訂正符号（ＥＣＣ）であ
るパリティ信号が４シンボルずつ付加される。フレーム
の先端にはフレーム同期のための２４チャンネルビット
の同期パターンよりなる同期シンボルと制御及び表示な
どのためのサブコーディングシンボルが付加され、１フ
レームは総３４シンボル、５８８ビットより構成される
。

【００１１】オーディオ信号を図１のようなフォーマッ
トのフレーム信号でエンコーディングするＣＤ記録装置
は一般的に図２のように構成される。図面で、Ｒ及びＬ
チャンネルの音源で発生されたアナログの音声信号はＲ
及びＬチャンネル低域フィルタ１，２を通じて高周波の
雑音成分が除去された後、Ｒ及びＬチャンネルサンプリ
ング部３，４でそれぞれ４４．１ＫＨｚのサンプリング
周波数で標本化される。標本化された両チャンネルの信
号はそれぞれＲ及びＬチャンネルＡ／Ｄ変換部５，６に
印加され、量子化及び符号化されることにより１サンプ
リング周期当たり１６ビットのディジタルデータに変換
される。ここで、標本化周波数が４４．１ＫＨｚなので
標本化速度は４４．１Ｋサンプル／秒になり、１サンプ
ルは２シンボルなので符号化速度は８８．２Ｋシンボル
／秒になる。

【００１２】第１マルチプレクサ７は符号化された両チ
ャンネルの１６ビットディジタルデータを交互的に選択
することにより、両チャンネルの信号を順次に配列して
２４シンボルのデータを出力する。この並／直列変換（
パラレルインプットシリアルアウト）速度はそれぞれ８
８．２Ｋシンボル／秒の符号化速度を有する両チャンネ
ルに対するもので１７６．４Ｋシンボル／秒になる。

【００１３】この並／直列変換されたデータはＥＣＣエ
ンコーディング部８に入力されエラー訂正符号としてデ
ータ１２シンボル当たり４シンボルのパリティ信号が付
加されることにより、ここでは２４データシンボルと８
パリティシンボルが出力される。

【００１４】サブエンコーディング部９は制御及び表示
信号などの制御データが記録された８ビットのサブコー
ディングシンボルを出力する。このサブコーディングシ
ンボルはＥＣＣエンコーディング部８から出力されたデ
ータシンボル及びパリティシンボルとともに第２マルチ
プレクサ１２に入力され組み合わせる。この時、組み合
わせるデータはサブコーディング１シンボル、データ２
４シンボル、パリティ８シンボルで総計３３シンボルな
ので組み合わせ速度１７６．４×（３２／２４）＝２４
２．５５Ｋシンボル／秒になる。

【００１５】この組み合わせ信号はＥＦＭ変調部１０に
入力され１４チャンネルビット信号に変換され、各チャ
ンネルビット間には適切なマージビットが挿入される。 一方、同期発生部１１から発生された２４ビットの同期
パターンがこの変換信号のフレーム先端に付加されるこ
とにより、図１に示したようなフォーマットの１フレー
ム分のＥＦＭ変調信号が形成される。このフレーム信号
の周波数は７．３５ＫＨｚになるが、１フレームは５８
８ビットよりなるので、基準クロックは７．３５ＫＨｚ
×５８８＝４．２３１８ＭＨｚを必要とする。また、９
８フレーム信号が１ブロックを形成するようになるが、
各ブロックの同期のためにサブコーディングエンコーテ
ンィグ部９では９８フレーム毎に、すなわち７５Ｈｚの
周期で１４チャンネルビット２シンボルのブロック同期
信号を供給してサブコーディングシンボルで記録するよ
うになる。番号１３は本装置の各部分に基準クロックを
提供するタイミング信号発生部である。

【００１６】このようにフォーマッティングされた１フ
レーム分の信号は“１”を反転信号で反転するＮＲＺＩ
波形のピット記録信号に変換され図示していないＣＤに
ピットで刻まれる。

【００１７】

【発明が解決しようとする課題】ところで、このような
ＥＦＭ変換に使われて来た従来の変調回路はその構成が
とても複雑で他の機種との互換性がなくて回路の小型化
または汎用化が不可能な問題点があった。またランレン
グスの検討とマージビットの選択を同時に行なえないの
で信号処理時間がたくさんかかり実時間処理が不可能な
問題点があった。しかも、マージビットの選択時、再生
信号の全体的な均衡が考慮できなくて安定した再生やト
ラッキングがなされない問題点があった。

【００１８】これにより、本発明の目的はその構成が簡
単なので回路の小型化及び高速化が可能なり、安定した
再生が可能なＤＡＤ記録装置のＥＦＭ変調回路を提供す
る。

【００１９】

【課題を解決するための手段】前述した目的を達成する
ため、本発明によるＤＡＤ記録装置のＥＦＭ変調回路は
８ビットのシンボルデータを１４ビットのチャンネルビ
ットデータに変換するＤＡＤ装置のＥＦＭ変調回路にお
いて、シンボルデータに対応するチャンネルビットデー
タが貯蔵及び出力されるコードメモリと；各チャンネル
ビットデータに対して４種類のマージビットのうちいず
れか一つを付加した複数のデータビットを組み合わせ、
前記各データビットに含まれたマージビットと、各デー
タビット先端のゼロ数と、各データビット後端のゼロ数
と、各データビットのコード合算値と、各データビット
の反転有無に対する情報を１レジスタとした複数のレジ
スタが貯蔵及び出力されるＣＳＶメモリと；ＣＶＳメト
モリから出力された各レジスタの情報とコードメモリか
ら出力されたチャンネルビットデータの入力を受けてチ
ャンネルビットデータにマージビットを結合したデータ
ビットが所定のランレングスの制限条件を満たすと同時
にその直流成分が最少になるようにする最適のマージビ
ット選択信号を発生させＣＳＶメモリに提供するマージ
ビット発生部と；最適のマージビットが選択された時、
ＣＳＶメモリから出力されたマージビットを上位ビット
と、コードメモリから出力されるチャンネルビットデー
タを下位ビットとして並列ロードした後これを直列出力
する並／直列変換部と；並／直列変換部から出力された
信号をＮＲＺＩ変換してピット記録信号を形成するＮＲ
ＺＩ変換部と；を具備して構成されたことを特徴とする
。

【００２０】

【作用】前述した構成の本発明によれば安定した再生を
保障する適切なマージビットの選択及び信号の変換を迅
速に行え、簡単で互換性のあるＥＭＦ変調回路の提供が
可能になる。

【００２１】

【実施例】以下、添付図面を参照して本発明の好適な実
施例を詳細に説明する。

【００２２】図３で、データラッチ２０は図示していな
いエンコーディング装置から印加される８ビットシンボ
ルデータを一時貯蔵してからシンボルクロックＳＣＫに
より出力する。

【００２３】コードメモリ３０はラッチされた８ビット
シンボルデータを第１でアドレスして該当シンボルに対
応する１４ビットのチャンネルビットＣＢ及び例外信号
ＥＸを発生させる。

【００２４】ＣＳＶメモリ４０はラッチされた８ビット
シンボルデータを第１アドレスにし、マージ選択信号Ｍ
Ｓを第２アドレスにして該当シンボルのリードゼロＬＺ
、エンドゼロＥＺ，ＣＳＶ、反転有無信号ＩＮＶを順次
に発生すると同時に最終第２アドレス発生時マージビッ
トＭＢを出力する。

【００２５】マージビット発生部１００はリードゼロＬ
Ｚ、エンドゼロＥＺ，ＣＳＶ、反転有無信号ＩＮＶ及び
例外信号ＥＸにより該当マージビット及びチャンネルビ
ットのランレングスを検討すると同時にコード合算値Ｄ
ＳＶを計算して、最適のマージビットを選択した時ＣＳ
Ｖメモリ４０の最終第２アドレスとしてマージ選択信号
ＭＳを発生させる。

【００２６】クロック発生部５０は並／直列変換用第１
クロックＣＫ１及びフレーム区分用第２クロックＣＫ２
を発生する。

【００２７】タイミング制御部６０は第２クロックＣＫ
２をデータ及びパリティーシンボル入力時１７分周し、
同期パターンシンボル入力時２７分周して第１及び第２
分周信号を発生させる。

【００２８】並／直列変換部７０は第１または第２分周
信号によりＣＳＶメモリ４０のマージビットＭＢ出力を
上位ビットと、コードメモリ３０のチャンネルビット信
号ＣＢを下位ビットと並列ロードして第１クロックＣＫ
１により直列出力するようになる。

【００２９】ＮＲＺＩ変換部８０は並／直列変換部７０
の出力をＮＲＺＩ信号に変換して最終ピット記録信号を
発生させる。

【００３０】図４は図３のうちＣＳＶメモリ４０に貯蔵
された変換表のフォーマット、すなわちマージビットに
対する該当シンボルの情報の貯蔵位置順序である。例え
ば、上位ビットの上位ニブル位置にはリードゼロ数ＬＺ
が貯蔵され、上位バイトの下位ニブル位置にはエンドブ
ロ数ＥＺが貯蔵され、下位バイトの上位ニブルにはＣＳ
Ｖ値ＣＳＶが貯蔵され、下位バイトの下位ニブルには１
ビットの反転有無ビットＩＮＶ及び３ビットのマージビ
ットＭＢが貯蔵される。

【００３１】図５（Ａ）（Ｂ）はＣＳＶメモリ４０に貯
蔵された情報の内容を説明するための例示図である。例
えば、リードゼロ数ＬＺ及びエンドゼロ数ＥＺが４ビッ
トよりなり、ＣＳＶはサインビットを含んで５ビットよ
りなり、反転有無ビットＩＮＶは１ビットよりなり、マ
ージビットＭＢは３ビットよりなるとすれば、ＣＳＶメ
モリ４０の一レジスタは総１７ビットを必要とする。し
かし、メモリは８ビット単位よりなるので、ＣＳＶ値を
２の補数変換、すなわち（ＣＳＶ−１）／２にしてサイ
ンビットを含む４ビットより構成するのが望ましい。図
５（Ａ）で、データが“５”でありマージビットが“０
００”である場合を例えばその形態は“０００”＋“０
００００１０００１００００”になるので、リードゼロ
数ＬＺは“８”になり、エンドゼロ数ＥＺは“４”にな
り、ＣＳＶは“−９”になり、反転有無ビットは“０”
になる。ここでＣＳＶはＮＲＺＩ変換された信号の“ハ
イ”周期−“ロー”周期なので（４Ｔ−１３Ｔ）＝−９
Ｔ、すなわち−９になり、これを補数変換した値が記録
される。従って、ＣＳＶメモリ４０に記録される形態は
“８４”、“−９の補数値”になる。図５（Ｂ）でデー
タが“５”でマージビットが“００１”である場合、そ
の形態は“００１”＋“０００００１０００１００００
”になるので、リードゼロ数ＬＺは“２”、エンドゼロ
数ＥＺは“４”、ＣＳＶは５（１１Ｔ−６Ｔ＝５Ｔ）、
反転有無ビットは“１”になる。従って、記録形態は“
２４”，“５の補数変換値”になる。

【００３２】図６はマージビット発生部１００の構成図
で、第１遅延部１１０、第１加算器１１５、ランレング
ス検査部１２０より構成されたブロックは前チャンネル
ビットのエンドゼロ数ＥＺと現マージチャンネルビット
（マージビット＋チャンネルビット）のリードゼロ数Ｌ
Ｚを加算してランレングスが３Ｔ以上であり１１Ｔ以下
である時グッド（ｇｏｏｄ；以下“ＧＤ”と称する）信
号を発生する。第２遅延部１２５、ＣＳＶ調整部１３０
、ＤＳＶラッチ１３５、第２加算器１４０及びＤＳＶ絶
対値発生部１４５より構成されるブロックは発生される
現シンボル及びマージビットのＣＳＶを前シンボルの反
転有無ビットＩＮＶに従い調整して調整ＣＳＶ　　ＡＣ
ＳＶを演算し、これを前シンボルまでの総ＤＳＶ値ＮＤ
ＳＶを発生させた後、このＤＳＶの絶対値ＡＢＤＳＶを
求める。

【００３３】比較部１５０及びＤＳＶバッファ１５５よ
り構成されるブロックは現在入力されるＤＳＶの絶対値
ＡＢＤＳＶと前マージビットによる該当シンボルのＤＳ
Ｖの絶対値を比較して現ＤＳＶの絶対値が小さい時のみ
パス信号ＰＳを発生する。

【００３４】制御部１６０は図３のＣＳＶメモリ４０の
グッド信号ＧＤ及びパス信号ＰＳが同時に発生される時
該当ＤＳＶ値を貯蔵し得るように選択信号ＳＥＬを発生
させ、最適ＤＳＶ値でマージビットを選択するための最
終第２アドレスを発生させる。

【００３５】図７は図６のうちランレングス検査部１２
０の構成図で、２個の比較器１２１，１２２と２個のゲ
ート１２３，１２４より構成される。

【００３６】比較器１２１，１２２は図６の第１加算器
１１５のゼロ和（ゼロサム；以下ＺＳと称する）をそれ
ぞれ基準信号である２Ｔと１０Ｔと比較してゼロ和ＺＳ
が２〜１０の範囲内であるかを検査し、ランレングスが
この制限条件を満たせば“ハイ”状態のＧＤ信号を発生
し、この範囲を満たせないか１０Ｔであり例外信号ＥＸ
が発生すれば失敗信号（ｆａｉｌ）として“ロー”状態
を発生する。

【００３７】図８は図６のうちＣＳＶ調整部１３０の構
成図で、バッファ１３１、インバータ１３２、加算器１
３３、マルチプレクサ１３４を具備する。

【００３８】ＣＳＶ調整部１３０は反転ビット信号ＩＮ
Ｖが“ハイ”状態である時はＣＳＶメモリ１３０から印
加されるＣＳＶ信号をその補数値（２’ｓコンプリメン
ト）を取って出力し、反転ビット信号ＩＮＶが“ロー”
状態のときは入力されたＣＳＶをそのまま出力する。

【００３９】図９で、制御部１６０は２個のフリップフ
ロップ１６２，１７３と１６進カウンタ１６７、マージ
ビットラッチ１６９、マルチプレクサ１７０と複数のゲ
ート及びインバータを具備する。制御部１６０はグッド
信号ＧＤの発生によりＤＳＶバッファ１５５に現マージ
ビットに対するＮＤＳＶを貯蔵するための選択信号ＳＥ
Ｌを発生し、４個のマージビットに対する最適のＤＳＶ
値を更新した時、該当マージビットを出力するためのマ
ージ選択信号ＭＳとＤＳＶラッチ１３５に該当ＤＳＶ値
をラックさせるための選択信号ＬＳを発生する。

【００４０】図１０は図６ないし図９の各部動作波形図
で、１チャンネルビット当たり４個のマージビットのラ
ンレングスを分析した後、ランレングス範囲を満たすマ
ージビットのＤＳＶ値を分析して最適のＤＳＶ値に対応
されるマービジットを選択出力する為の各種制御信号の
発生過程を示す。

【００４１】図１１は本発明による変調回路の作動流れ
図で、各シンボルに対する最適のＤＳＶを有するマージ
ビットを選択出力する過程を示している。

【００４２】図３ないし図１０を参照して、８ビットの
データを１４ビットのチャンネルビットに変換し、１４
ビットのチャンネルビットらを相互結合時ランレングス
規則を満たす最適ＳＶ値を有するマージビットを選択す
る硬いを詳細に説明する。以下でマージチャンネルビッ
トというのは１４ビットのチャンネルビットとマージビ
ットとを共に称する用語である。

【００４３】ＥＦＭ変調回路に入力される８ビットのデ
ィジタルデータは図１０（Ｂ）のようなシンボルクロッ
クＳＣＫによりラッチされるが、このシンボルクロッン
クＳＣＫはデータ及びパリティーシンボルに対しては図
１０（Ａ）の第１クロックＣＫ１を基準として１チャン
ネルビット及び３ビットのマージビットを出力する総１
７ビット周期ごとに一回ずつ発生する。一方、同期パタ
ーンシンボルに対しては２７ビット周期で発生される。 シンボルクロックＳＣＫによりラックされるデータは図
３のコードメモリ３０及びＣＳＶメモリ４０の第１アド
レスとして印加される。ＣＳＶメモリ３０はマージビッ
ト発生部１００から発生される第２アドレスであるマー
ジ選択信号ＭＳにより選択されたシンボルのリードゼロ
数ＬＺ、エンドゼロ数ＥＺ、ＣＳＶ（コードサムバリュ
ウ）及び反転ビットＩＮＶを発生する。この時、マージ
ビット発生部１００はマージ選択信号ＭＳを発生し、予
め選択されているシンボルに該当マージ選択信号ＭＳに
より選択されたマージビットを結合してランレングスを
検査し、ランレングスが３Ｔ以上１１Ｔ以下の状態を満
たす場合は前状態のマージビットにより計算されたＤＳ
Ｖと現在のＤＳＶ値を比較した後、“０”にもっと近い
値でＤＳＶを更新することによって、ＤＳＶ値を“０”
に一番近接させるマージビットＭＢを選択して出力する
。

【００４４】このようにマージビット発生部１００は１
チャンネルビット当たり４個のマージビットに対するラ
ンレングス及びＤＳＶを計算し、この中、前マージチャ
ンネルビットまで計算されたＤＳＶ値と現マージチャン
ネルビットにより発生されるＣＳＶ値との合が一番“０
”に近く発生されるマージビットＭＢを選択する信号Ｍ
Ｓを出力する。マージビット発生部１００で最終マージ
ビット選択信号ＭＳを出力すればＣＳＶメモリ４０は該
当チャンネルビットのマージビットを出力し、この時タ
イミング制御部２６では図１０（Ｃ）のように第２クロ
ックＣＫ２（７．３５ＫＨｚ）を１７分周する地点、す
なわちシンボルの端部にロード信号ＬＤを発生する。

【００４５】従って、並／直列変換部７０はロード信号
ＬＤによりＣＳＶメモリ４０が出力する３ビットのマー
ジビットＭＢを上位ビットと、コードメモリ３０が出力
する該当マージチャンネルビットの１４ビットチャンネ
ルビットＣＢを下位ビットで並列ロードした後、クロッ
ク発生部へ５０から発生される第１クロックＣＫ１（４
．３１２８ＭＨｚ）により１７ビットの直列データに変
換して出力する。この時ＮＲＺＩ変換部８０は直列デー
タを図５（Ａ），（Ｂ）のような形態でＮＲＺＩ変換し
て最終ＥＦＭ変調信号、すなわちピット記録信号で出力
する。

【００４６】タイミング制御部６０で同期信号ＳＹＮＣ
が発生される場合はコードメモリ３０及びＣＳＶメモリ
４０に第１アドレス、例えば“２５６”を印加して２４
チャンネルビットデータを前述のような方式で２７ビッ
トのＥＦＭ信号に変換し、９８フレームごとに発生され
る２ビットのブロック同期信号ＢＬ　　ＳＹＮＣ発生時
にも第１アドレスで、例えば“２５７”または“２５８
”を印加して前述のような方式の１７ビットのＥＦＭ信
号で変換出力する。

【００４７】８ビットのデータを３ビットのマージビッ
トＭＢ及び１４ビットのチャンネルビットＣＢに変換し
てなるＥＦＭ変調信号発生過程を図１１（Ａ）（Ｂ）を
参照して具体的にみる。

【００４８】システムが最初初期化した状態では段階１
０１のようにＤＳＶは“０”になる。ＤＳＶが“０”で
ある状態で図１のような１フレーム情報が開始される時
は段階１０２で１フレームの開始を知らせる２４ビット
の同期パターンを出力すべきところ、図３のタイミング
制御部６０で同期信号ＳＹＮＣが発生されコードメモリ
３０は２４ビットの同期パターンを出力し、ＣＳＶメモ
リ４０のマージビット発生部１００により選択されるマ
ージビットＭＢを出力し、これによりＤＳＶが更新され
る。

【００４９】以後、図１０（Ｂ）のようなシンボルクロ
ックＳＣＫの上昇エッジから８ビットデータが図３のデ
ータラッチ２０を通じて出力されれば、段階１０３で該
当８ビットデータはコードメモリ３０及びＣＳＶメモリ
４０の第１アドレスに印加され該当データに対する１４
ビットのチャンネルビットＣＢを選択する。これにより
コードメモリ３０は該当データに対応する１４ビットの
チャンネルビットＣＢを出力する。“ロー”状態のシン
ボルクロックＳＣＫ発生時には図９のカウンタ１６７及
びフリップフロップ１６２がリセットされるので、カウ
ンタ１６７の出力は“００００”になる。カウンタ１６
７のＱＤ出力は“ロー”状態なので、段階１０４でマル
チプレクサ１７０はＡ側入力端子に印加されるＱＢ，Ｑ
Ｃの“００”出力をマージ選択信号ＭＳで出力する。

【００５０】従って、図３のＣＳＶメモリ４０はコード
メモリ３０により選択されたチャンネルビットにマージ
選択信号ＭＳにより選択されるマージビットＭＢで“０
００”を結合出力すると同時に、図４のようなＣＳＶメ
モリマップからマージビット“０００”を結合した該当
マージチャンネルビットのリードゼロ数ＬＺ、エンドゼ
ロ数ＥＺ，ＣＳＶ及び反転ビットＩＮＶを読み出してマ
ージビット発生部１００に出力する。

【００５１】マージビット発生部１００では段階１０５
を行い該当マージビットＭＢをチャンネルビットＣＢに
結合する時、ランレングス条件（３Ｔ以上１１Ｔ以下）
を満たすかを検査する。その過程を見れば、図６でエン
ドゼロ数ＥＺの入力を受ける第１遅延部１１０は図１０
（Ｇ）のような最終選択信号ＬＳにより１シンボル周期
遅延された前マージチャンネルビットのエンドゼロ数Ｅ
Ｚを貯蔵している状態になる。従って、第１加算器１１
５は第１遅延部１１０を通じた前マージチャンネルビッ
トのエンドゼロ数ＥＺと、ＣＳＶメモリ４０で発生され
たマージビットＭＢを含んだ現チャンネルビットのリー
ドゼロ数ＬＺを加算してゼロ和ＺＳを演算し、第１加算
器３２のゼロ和数ＺＳ出力はランレングス検査部１２０
に印加される。この時比較器１２１は２Ｔ信号とゼロ和
ＺＳを比較してゼロ和ＺＳが２Ｔより大きいか、すなわ
ち３Ｔ以上であるかを検査する。また、比較器１２２は
ゼロ和ＺＳが１０Ｔより小さいかを検査する。この時ゼ
ロ和ＺＳが１０であればランレングスは図５（Ａ）（Ｂ
）のようなＮＲＺＩ変換により１１Ｔになる。一方、コ
ードメモリ２０には１４ビットのチャンネルビット以外
に例外信号ＥＸが貯蔵されている。例えば例外信号ＥＸ
は“８９”（１０００００００００１００）、１２４（
０１００００００００００１０）、“２５７”（００１
００００００００００１０）などに貯蔵されているが、
例外信号を有するシンボルのゼロ和数ＺＳが“１０”で
あれば同期パターンと類似な形態になる。従って、例外
信号ＥＸを有する“８９”，“１２４”，“２５７”で
ゼロ和ＺＳが１０であればＡＮＤゲート１２３から“ハ
イ”信号を出力する。従って、３入力ＮＯＲゲート１２
４は３入力が“ロー”状態の時、すなわちランレングス
が３Ｔ以上１１Ｔ以下であり、ゼロ和が１０であっても
例外信号ＥＸが発生されない状態の場合はグッド信号Ｇ
Ｄを“ハイ”状態で出力し、この３条件に反した場合は
“ロー”状態、すなわち失敗信号を出力する。この時グ
ッド信号ＧＤは図９の制御１６０に印加されるが、“ロ
ー”状態の場合はインバータ１６１を通じて“ハイ”状
態に反転してＡＮＤゲート１６３，１６４に印加される
ので、マージビットＭＢを一時貯蔵するマージビットラ
ッチ１６９にクロックを供給しない。次の１０６段階で
カウンタ１６７が図１０（Ａ）のような第１クロックＣ
Ｋ１を計数してＱＣ，ＱＢで“０１”を出力することに
よって、“００１”のマージビットＭＢを選択し得るマ
ージ選択信号ＭＳを発生する。

【００５２】しかし、段階１０５で“ハイ”状態のグッ
ド信号ＧＤ発生時、この信号はインバータ１６１を通じ
て“ロー”状態に反転されＡＮＤゲート１６３，１６４
に印加される。この時最初にグッド信号ＧＤが発生され
た場合はフリップフロップ１６２がクリア状態になるの
で、ＡＮＤゲート１６４で“ロー”信号を出力している
状態である。従って、ＯＲゲート１６５も“ロー”信号
を出力する。ＡＮＤゲート１６５の“ロー”出力が入力
されるＡＮＤゲート１６６は現在カウンタ１６７のＱＤ
出力が“ロー”状態を維持しているので“ハイ”信号を
出力し、ＡＮＤゲート１６８はカウンタ１６７のＱＡ出
力変化により図１０（Ｊ）のようなＤＳＶ選択信号ＳＥ
Ｌを発生する。そうすれば、段階１０７でマージビット
ラック１６９はＡＮＤゲート１６８の出力によりカウン
タ１６７のＱＣ，ＱＢで出力される現マージ選択信号Ｍ
Ｓを貯蔵し、図６のＤＳＶバッファ１５５もＤＳＶ選択
信号ＳＥＬによりＤＳＶ絶対値発生部１４５で出力する
ＤＳＶ値を貯蔵するようになる。

【００５３】このＤＳＶ計算過程をみれば、まずＣＳＶ
調整部１３０はＣＳＶメモリ４０から出力されるＣＳＶ
を第２遅延部１２５を通じて印加される反転ビット信号
ＩＮＶに応じて調整する。第２遅延部１２５は図１０（
Ｇ）のような最終マージビット選択信号ＬＳにより前状
態の反転ビットＩＮＶの入力状態によりトグル動作を行
う。すなわち、マージチャンネルビットの反転ビットＩ
ＮＶが“ハイ”状態であれば、最終マージビット選択信
号発生時現在の第２遅延部１２５の出力をトグルさせる
。この時図８のようなＣＳＶ調整部１３０ではＣＳＶ入
力時これをバッファ１３１及びインバータ１３２に印加
する。この時ＤＳＶデータはＣＳＶメモリ４０に記録時
補数変換により４ビットに変換して貯蔵したので、読み
出し時は再び５ビットのＣＳＶに変換して貯蔵したので
、読み出し時は再び５ビットのＣＳＶに変換すべきであ
る。従って、バッファ１３１及びインバータ１３２を利
用してデータ後端に“１”を追加することによって４ビ
ットのＣＳＶを５ビットのＣＳＶに追加することによっ
て４ビットのＣＳＶを５ビットのＣＳＶに変換する。 すわなちＣＳＶ値が“７”であったと仮定すれば、ＣＳ
Ｖメモリ４０記録時には２の補数変換、すなわち（７−
１）／２により“００１１”で貯蔵し、このようなデー
タがバッファ１３１に印加されれば“００１１”の後端
に“１”が付加され“００１１１”、すなわち“７”に
なることがわかる。また、インバータ１３２及び加算器
１３３より構成されるブロックは第２遅延部１２５で反
転ビットＩＮＶで“１”を出力する時前マージチャンネ
ルビットとの結合が不可能なのでこれを反転させるよう
になる。すなわち前シンボルの出力論理状態（“ハイ”
または“ロー”）に合うように２の補数化を取るべきで
ある。この２の補数化はインバータ１３２及び加算器１
３３によりなされるが、印加されるＣＳＶの後端に“１
”を付加した後、この信号を反転し、反転信号に１を足
せば入力されたＣＳＶの補数化が行われる。従って、マ
ルチプレクサ１３４は第２遅延部１２５から出力される
前シンボルの反転有無ビットＩＮＶ状態によりＣＳＶま
たは補数化されたＣＳＶを選択出力するようになる。Ｃ
ＳＶ調整部３５から出力されか調整されたＣＳＶ　　Ａ
ＳＣＶは第２加算器１４０に印加される。一方、ＤＳＶ
ラッチ１３５には現在マージチャンネルビットに対する
ＣＳＶ計算の以前に計算されたすべてのチャンネルビッ
トのＤＳＶが累計値として貯蔵されている。この時第２
加算器１４０はＡＣＳＶとＴＤＳＶを合算して新しいＤ
ＳＶ　　ＮＤＳＶを発生して出力し、この入力を受けた
ＤＳＶ絶対値発生部１４５はこの絶対値ＡＢＤＳＶを比
較部１５０に出力する。そうすると、比較部１５０はＤ
ＳＶバッファ１５５のＰＤＳＶ出力とＡＢＤＳＶを比較
してＡＢＤＳＶが小さい時に“ロー”状態にパス信号Ｐ
Ｃを発生する。すなわち、該当マージチャンネルビット
に対する最初のＡＢＤＳＶを発生する時ランレングス条
件が合うと、制御部１６０ではＤＳＶ選択信号ＳＥＬを
発生し、この時ＡＢＤＳＶ信号はこの選択信号ＳＥＬに
よりＤＳＶバッファ１５５に貯蔵され、比較部１５０の
出力は“ハイ”状態になる。そして、二番目のマージビ
ットに対するマージ選択信号ＭＳが発生されれば、この
マージビットにより発生されるＡＢＤＳＶ信号は現在Ｄ
ＳＶバッファ１５５に貯蔵されているＰＤＳＶと比較部
１５０で比較されるのである。

【００５４】前述した通り、段階１０７で発生されたＤ
ＳＶをＤＳＶバッファ１５５に貯蔵すれば、段階１０８
でカウンタ１６７は再び次のマージビットを選択するた
めの選択信号ＭＳを発生し、このマージビット選択信号
ＭＳによりＣＳＶメモリ４０は次のマージビットに対す
る各種情報ＥＺ，ＬＺ，ＳＣＶ，ＩＮＶを発生する。こ
の時、ＤＳＶバッファ１５５はすでにマージビットを含
んだ該当マージチャンネルビットのＤＳＶ値が貯蔵され
ている状態なので、前述したような該当マージチャンネ
ルビットに対するランレングス検査及びＤＳＶ計算は１
０９段階及び１１０，１１１段階で同時になされる。す
なわち、前マージチャンネルビットのエンドゼロ数ＥＺ
と現マージチャンネルビットのリードゼロ数ＬＺを合算
して二つのマージチャンネルビットのゼロ和ＺＳを決定
した後ランレングス検査部１２０で該当シンボルのラン
レングスが３Ｔ以上１１Ｔ以下の条件に満足するかを検
査する。また、ＣＳＶ値はＣＳＶ調整部１３０により調
整された後、第２加算器１４０で前マージチャンネルビ
ットまでのＴＤＳＶと加算されＤＳＶ絶対値発生部１４
５でＡＢＤＳＶに変換され、比較部１５０でＡＢＤＳＶ
がＰＤＳＶ値より小さいかを検査する。ランレングス条
件が満たされれば段階１０９でランレングス検査部１２
０が“ハイ”状態のグッド信号ＧＤを発生し、段階１１
１でＡＢＤＳＶがＰＤＳＶより小さければ比較部１５０
が“ロー”状態のパス信号

【００５５】

【数１】

【００５６】を発生し、段階１１３で制御部１６０はこ
の二つの信号ＧＤ、

【００５７】

【数２】

【００５８】に応じてマージビット選択信号ＭＳを一時
貯蔵し、ＤＳＶ選択信号ＳＥＬを発生する。すなわち、
ランレングス条件を満たす最初のＤＳＶ選択信号ＳＥＬ
発生時図９のフリップフロップ１６２は“ハイ“信号を
出力し、次のシンボルクロックＳＣＫ発生時まで“ハイ
”状態で維持される。従って、グッド信号ＧＤとパス信
号ＰＳが同時に発生されなければ、ＤＳＶ選択信号ＳＥ
Ｌが発生されない。しかし、グッド信号ＧＤとパス信号

【００５９】

【数３】

【００６０】が同時に発生されれば、選択信号ＳＥＬが
発生されるのでマージビットラッチ１６９にはマージビ
ット選択信号ＭＳが貯蔵され、図６のＤＳＶバッファ１
５５にはＤＳＶ絶対値ＡＢＤＳＶが貯蔵される。

【００６１】従って、段階１１３でグッド信号ＧＤとパ
ス信号

【００６２】

【数４】

【００６３】が同時に発生されれば、段階１１４で現在
発生されているＡＢＤＳＶをＤＳＶバッファ１５５に貯
蔵し、段階１１５でカウンタ１６７はＱＣ，ＱＢ出力を
１増加させ次のマージビット選択信号ＭＳを発生する。 しかし、グッド信号ＧＤまたはパス信号

【００６４】

【数５】

【００６５】のうちいずれか一つでも発生されなければ
段階１１２でＤＳＶ選択信号ＳＥＬが発生されないので
、カウンタ１６７は段階１１５でマージ選択信号ＭＳの
み１増加させておく。

【００６６】このような過程を繰り返して行い段階１１
６で４個のマージ選択信号ＭＳをすべて発生させたか検
査するが、この時４個のマージ選択信号ＭＳをすべて発
生させた場合、カウンタ１６７のＱＤ出力が図１０の（
Ｈ）のように“ハイ”状態に遷移される。段階１１７で
は図９のカウンタ１６７のＱＤの“ハイ”出力によりマ
ルチプレクサ１７０がＢ入力端子を選択し、これにより
マルチプレクサ１７０はマージビットラッチ１６９に貯
蔵されているマージビット選択信号ＭＳを選択出力する
。そうすると、ＣＳＶメモリ４０は選択マージビットに
対するリードゼロ数ＬＺ、エンドゼロ数ＥＺ、ＣＳＶ及
び反転ビットＩＮＶを出力し、これによりランレングス
検査部１２０でグッド信号ＧＤまたは失敗信号を発生し
、ＣＳＶはＣＳＶ調整部１３０で調整されたＡＣＳＶに
変換された後第２加算器１４０で前マージチャンネルビ
ットまでのＴＤＳＶと加算され現マージチャンネルビッ
トのＮＤＳＶ値を発生する。この時カウンタ１６７のＱ
Ｄが図１０（Ｈ）のように“ハイ”の状態でＱＣが“ハ
イ”状態に遷移されるときＡＮＤゲート１７２は“ハイ
”信号を出力し、これによりフリップフロップ１７３が
図１０（Ｇ）のように“ハイ”状態に遷移されて最終マ
ージビット選択信号ＬＳを発生させる。最終マージ選択
信号ＬＳが発生されれば段階１１８で図６のＤＳＶラッ
チ１３５は第２加算器１４０から出力されるＮＤＳＣ値
をＴＤＳＶで貯蔵し、第１遅延部１１０は現マージチャ
ンネルビットのシンボルのエンドゼロ数ＥＺを１シンボ
ル周期の間遅延させる。この時反転ビットＩＮＶが“１
”状態であれば現在出力されている第２遅延部１２５の
出力をトグルさせる。

【００６７】このようにＴＤＳＶ、エンドゼロ数ＥＺ及
び反転ビットＩＮＶ状態を更新した状態ではコードメモ
リ３０は該当８ビットデータによる１４ビットのチャン
ネルビットＣＢを出力している状態であり、ＣＳＶメモ
リ４０は最終選択されたマージビットＭＢを出力してい
る状態である。この時タイミング制御部６０から図１０
（Ｃ）のようなロード信号ＬＤが発生されれば、並／直
列変換部７０はＣＳＶメモリ４０のマージビットＭＢを
上位ビットでコードメモリ３０のチャンネルビットＣＢ
を下位ビットで並列ロードした後、第１クロックＣＫ１
により直列出力する。そうすると、ＮＲＺＩ変換部８０
では直列変換された１シンボルのデータをＮＲＺＩ形態
に変換してピット記録信号で出力する。図１０から分か
るように、ＥＦＭ変調する時、現入力チャンネルビット
のマージビットを決定するために前シンボルを参照して
ランレングス及びＤＳＶを更新するようになる。

【００６８】段階１１９でシンボルクロックＳＣＫによ
り８ビットの新しいデータを入力する時段階１２０で１
フレームの最後の８ビットデータであるかを検査する。 最後のデータでない場合は段階１２１でデータ終了であ
るかを検査するが、データの終了でない場合は該当フレ
ームの中に変換される８ビットデータが残っている場合
なので、段階１０３段階に復帰して該当チャンネルビッ
トＣＢに対するマージヒットＭＢを決定する過程を繰り
返す。しかし、段階１２０で１フレームの終了を認知す
れば段階１０２に戻して次のフレームの同期パターンを
入力する。

【００６９】前述した過程を具体的に例を挙げながら説
明する。入力される８ビットデータが“０”→“７”→
“１２”の順に入力されると仮定する。まず“０”，“
７”，“１２”に対するコードメモリ３０のチャンネル
ビットは図１２（Ａ）の通りである。この時“１”のエ
ンドゼロ数ＥＺは“５”であり、ＣＳＶは“４”であり
、反転ビットＩＮＶは１になる。ＣＳＶは図１２（Ｅ）
のようなＮＲＺＩ波形の“ハイ”と“ロー”ビット数の
差異で決定されるが、“ハイ”ビットが９Ｔであり、“
ロー”ビットが５ＴなのでＣＳＶは“４”になり、ＮＲ
ＺＩ波形の終了時点が“ハイ”状態なので反転ビットＩ
ＮＶは“１”状態である。

【００７０】このような“０”データに“７”データを
結合しようとする場合は４個のマージビット“０００”
，“００１”，“０１０”，“１００”に対するランレ
ングス及びＤＳＶを計算すべきである。この時、図６の
ＤＳＶラッチ１３５には“０”データに対するＤＳＶ値
“４”が貯蔵されている状態であり、第１遅延部１１０
には前シンボルのエンドゼロ数ＥＺで“５”が貯蔵され
ており、第２遅延部１２５には反転ビットＩＮＶが“１
”で維持されている状態である。

【００７１】このような状態でデータラッチ２０を通じ
て“７”データが入力されれば、カウンタ１６７のＱＣ
，ＱＢではマージビット選択信号ＭＳとして“００”を
出力する。そうすると、“７”データによりコードメモ
リ３０は“００１００１００００００００”のチャンネ
ルビットＣＢを出力し、ＣＳＶメモリ４０は“０００”
のマージビット、“５”のＬＺ１　、“８”のＥＺ、“
−１１”のＣＳＶ１　及び“０”のＩＮＶ信号を出力す
る。この時第１遅延部１１０は前シンボルのＥＺ信号で
“５”を出力し、第２遅延部１２５では前シンボルのＩ
ＮＶ信号である“１”を出力する。従って、第１加算器
１１５は第１遅延部１１０の出力であるＥＺ＝５と、Ｌ
Ｚ１　＝５を加算してＺＳ＝１０を出力し、ランレング
ス検査部１２０はこのゼロ和がランレングス条件を満た
し、例外信号ＥＸが発生されていない状態なので、“ハ
イ”状態のＧＤ信号を発生する。そうすると、“ハイ”
状態のＧＤ信号により図９のＡＮＤゲート１６４が“ロ
ー”信号を出力しＯＲゲート１６５が“ロー”信号を出
力する。最初ランレングスがグッド状態と判明されてい
るのでＡＮＤゲート１６８はカウンタ１６７のＱＡ出力
によりマージビットラック１６９にクロックを供給する
と同時にＤＳＶ選択信号ＳＥＬを発生する。したがって
、マージビットラッチ１６９にはマージ選択信号ＭＳが
“００”で貯蔵され、ＤＳＶバッファ１５５はＤＳＶ絶
対値発生部１４５から出力するＡＢＤＳＶを貯蔵する。 この時ＣＳＶ１　＝−１１がＩＮＶ＝１によりＣＳＶ調
整部１３０で補数化されＡＣＳＶ１＝１１が調整され、
このＡＣＳＶ１　とＤＳＶラッチ１３５に貯蔵されてい
るＴＤＳＶ＝４が第２加算器１４０で加算されＤＳＶ＝
１５になる。このＤＳＶ＝１５がＤＳＶバッファ１５５
に貯蔵されるのである。

【００７２】以後、カウンタ１６７はＱＣ，ＱＢ端子で
“０１”を出力し、これによりＣＳＶメモリ４０はＬＺ
２　＝２，ＣＳＶ＝７，ＥＺ＝８及びＩＮＶ＝１を出力
する。従って、第１加算器１１５はＺＳ＝７を出力しラ
ンレングス検査部１２０は“ハイ”状態のＧＤ信号を発
生する。この時ＣＳＶ２　＝７はＣＳＶ調整部１３０で
ＡＣＳＶ２　＝−７に変換され、第２加算器１４０はＮ
ＤＳＶ＝−３を出力する。この時ＤＳＶ絶対値発生部１
４５はＡＢＤＳＶ＝３に変換して比較部１５０に出力す
る。この時ＤＳＶバッファ１５５には“ロー”状態の

【
００７３】

【数６】

【００７４】信号を発生する。従って、図９のＡＮＤゲ
ート１６３が“ロー”信号を出力するので、マージビッ
トラッチ１６９はカウンタ１６７のＱＣ，ＱＢ“０１”
を貯蔵し、ＤＳＶバッファ１５５にＤＳＶ＝３を貯蔵す
る。

【００７５】このカウンタ１６７が“１０”を出力すれ
ばＣＳＶメモリ４０はＭＢ＝０１０、ＥＺ３　＝９、Ｉ
ＮＶ＝１を出力する。そうすると、第１加算器１１５は
ＺＳ＝６を出力し、ランレングス検査部１２０は“ハイ
”状態のＧＤ信号を発生する。ＣＳＶ３　＝９はＣＳＶ
調整部１３０でＡＣＳＶ３　＝−９に変換され、第２加
算器１４０はＤＳＶ３　＝−５を出力する。この時、比
較部１５０はＰＤＳＶ＝３とＤＳＶ３　＝５を比較して
“ハイ”状態のＰＳ信号を発生する。従って、ＳＥＬ信
号は発生されることができなくてＤＳＶバッファ１５５
のＰＳＶ＝３は変わらない。

【００７６】以後カウンタ１６７が“１１”を出力すれ
ばＣＳＶメモリ４０はＭＢ＝１００、ＬＡ４　＝０、Ｃ
ＳＶ４　＝１１、ＥＺ＝８、ＩＮＶ＝１を出力する。こ
の時第１加算器１１５はＺＳ＝５を出力するのでランレ
ングス検査部１２０は“ハイ”状態のＧＤ信号を発生す
る。 また、ＣＳＶ調整部１３０はＣＳＶ４　＝１１をＡＣＳ
Ｖ４　＝−１１で調整し、第２加算器１４０はＡＣＳＶ
４　＝−１１とＴＤＳＶ＝４を加算してＤＳＶ４　＝−
７を発生する。ＤＳＶ４　＝−７の絶対値はやはりＤＳ
Ｖ２　＝−３の絶対値より大きいので比較部１５０はハ
イ状態のＰＳ信号を発生する。

【００７７】このように“０００”，“００１”，“０
１０”，“１００”の４個のマージビットを検査完了す
れば、マージビットラッチ１６９は“００１”マージビ
ットに該当するＭＳ信号である“０１”が貯蔵されてい
る。この時カウンタ１６７のＱＤが“ハイ”状態に遷移
されればマルチプレクサ１７０がマービジットラッチ１
６９の“０１”出力を選択するので、ＣＳＶメモリ４０
は再びＭＢ＝００１，ＬＺ２　＝２，ＣＳＶ２　＝７，
ＥＺ＝８及びＩＮＶ＝１を出力する。以後フリップフロ
ップ１７３ではＬＳ信号が発生されれば、第１遅延部１
１０にはＥＺ＝８が貯蔵され、第２遅延部１２５にはＩ
ＮＶ＝１が入力されトグルされることによってＩＮＶ＝
０を出力し、ＤＳＶラッチ１３５にはＴＤＳＶ＝−３が
貯蔵される。

【００７８】以後ロード信号ＬＤが発生されれば並／直
列変換部７０はＭＢ＝００１を上位ビットでＣＢ＝００
１００１００００００００を下位ビットで並列ロードし
た後、第１クロックＣＫ１により図１２（Ｅ）のように
直列変換して変換し、ＮＲＺＩ変換部８０は図１２（Ｆ
）のようなＮＲＺＩ波形に変換されたピット記録信号を
発生する。

【００７９】

【発明の効果】本発明によれば、前述した通り簡単な構
成でＥＦＭ変調が行え、現シンボルのリードゼロ数及び
前シンボルのエンドゼロ数を利用してシンボル結合時正
確にランレングス条件を満たせる適切なマージビットが
選択でき、ランレングス検査と同時にＤＳＶ値を計算す
ることによって正確かつ迅速にマージビットを選択し得
る利点がある。

【図面の簡単な説明】

【図１】ＣＤに記録される１フレームデータの一般的な
フォーマットを示すマップである。

【図２】通常的なＣＤシステムのエンコーディング装置
を示すブロック図である。

【図３】本発明によるＥＦＭ変調部の構成を示すブロッ
ク図である。

【図４】図３のうちＣＳＶメモリのレジスタフォーマッ
トを示すマップである。

【図５】図４のフォーマットを説明するための例示図で
ある。

【図６】図３のうちマージビット発生部の構成を示すブ
ロック図である。

【図７】図６のうちランレングス検査部の構成を示すブ
ロック図である。

【図８】図６のうちＣＳＶ調整部の構成を示すブロック
図である。

【図９】図６のうち制御部の構成を示すブロック図であ
る。

【図１０】図６の各部の動作波形図である。

【図１１】（Ａ）（Ｂ）は本発明の流れ図である。

【図１２】本発明によるＥＦＭ変調過程を説明するため
の例示図である。

【符号の説明】

２０　　データラッチ ３０　　コードメモリ ４０　　ＣＳＶメモリ ５０　　クロック発生部 ６０　　タイミング制御部 ７０　　並／直列変換部 ８０　　ＮＲＺＩ変換部 １００　　マージビット発生部 １１０　　第１遅延部 １１５　　第１加算器 １２０　　ランレングス検査部 １２５　　第２遅延部 １３０　　ＣＳＶ調整部 １３５　　ＤＳＶラッチ １４０　　第２加算器 １４５　　ＤＳＶ絶対値発生部 １５０　　比較部 １５５　　ＤＳＶバッファ １６０　　制御部

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　８ビットのシンボルデータを１４ビッ
   トのチャンネルビットデータに変換するＤＡＤ装置のＥ
   ＦＭ変調回路において、前記シンボルデータに対応する
   前記チャンネルビットデータが貯蔵及び出力されるコー
   ドメモリと；前記各チャンネルビットに対して４種類の
   マージビットのうちいずれか一つを付加した複数のデー
   タビットを組み合わせ、前記各データビットに含まれた
   マージビットと、各データビット先端のゼロ数と、各デ
   ータビット後端のゼロ数と、前記各データビットのコー
   ド合算値と、前記各データビットの反転有無に対する情
   報を１レジスタとした複数のレジスタが貯蔵及び出力さ
   れるＣＳＶメモリと；前記ＣＶＳメモリから出力された
   各レジスタの情報と前記コードメモリから出力された前
   記チャンネルビットデータの入力を受けて前記チャンネ
   ルビットデータに前記マージビットを結合したデータビ
   ットが所定のランレングスの制限条件を満たすと同時に
   その直流成分が最小になるようにする最適のマージビッ
   ト選択信号を発生させ前記ＣＳＶメモリに提供するマー
   ジビット発生部と；前記最適のマージビットが選択され
   た時、前記ＣＳＶメモリから出力されたマージビットを
   上位ビットと、前記コードメモリから出力されるチャン
   ネルビットデータを下位ビットとして並列ロードした後
   これを直列出力する並／直列変換部と；前記並／直列変
   換部から出力された信号をＮＲＺＩ変換してビット記録
   信号を形成するＮＲＺＩ変換部と；を具備して構成され
   たことを特徴とするＤＡＤ装置のＥＦＭ変調回路。
2. 【請求項２】　　前記マージビット発生部が１周期前に
   入力された前記シンボルデータの前記データビット後端
   のゼロ数と現在入力されるシンボルデータの前記データ
   ビット先端のゼロ数を加算してこの場合のランレングス
   が前記所定の制限条件を満たすかを判断するランレング
   ス検査手段と；前記１周期前に入力されたシンボルデー
   タまでの前記コード合算値の累計値と前記４種類マージ
   ビットに対する前記現在入力されるシンボルデータのコ
   ード合算値をそれぞれ加算してコード合算値の現在累計
   値を罫線する手段と；前記マージビットのうちいずれか
   一つに対する前記コード合算値の現在累計値を一時貯蔵
   し、他のマージビットに対する前記現在累計値とを順次
   に比較して小さいのを現在累計値で更新貯蔵する手段と
   ；前記ランレングス検査手段と、前記現在累計値計算手
   段と、前記マージビット貯蔵手段を制御し、前記現在累
   計値貯蔵手段で前記４個のマージビットに対する比較及
   び更新貯蔵が完了されたとき前記ＣＳＶメモリに最終マ
   ージ選択信号を出力する手段と；を具備して構成される
   ことを特徴とする請求項第１項記載のＤＡＤ装置のＥＦ
   Ｍ変調回路。