JPS59132227A - アナログ−デイジタル変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、アナログ信号をディジタル信号に変換して、
得られたディジタル信号全一時的に貯蔵するようになす
アナログ−ディジタル変換装置に関する。

背景技術とその問題点 音声信号等のアナログ信号を、再び取シ出し得る状態で
貯蔵するに際しては、アナログ信号を磁気テープに記録
する方式がとられるのが一般的である１、磁気テープに
対する信号の記録及び信号が記録された磁気テープから
の信号の再生は、磁気テープが供給リールから繰り出て
れ、かつ、巻取リールに巻き取られる状態で行われる１
、従って、アナログ官号の貯蔵が磁気テープへの記録に
よってなされる場合、一旦、磁気テープに記録されたア
ナログ信号全敗シ出すべく磁気テープからＨ生するに際
して、磁気テープの巻戻（−ヲ行わなければならず、ま
た、取り吊すべきアナログ信号が記録されている磁気テ
ープ上の位置を探し出す操作全行う必要がある１、この
ため、ア゛ブーログ信号を磁気テープに記録した後短時
間のうちに再生して取ジ出すということが困難であると
いう不都合がある。

芒らに、磁気テープを用いた信号の記録及び再生を行う
ＶＣは、通常、比較的複雑な可動機構を備λ−た記録・
再生装置が必要となるという問題かある１、 そこで、アナログ信号の一時的な貯蔵を行うに際し、ア
ナログ信号をディジタル信号に変換して半導体メモリー
に記憶させる方式ケ採ることによって、上述の如くのア
ナログ信号の貯蔵及び取出しに関連しての問題点を排除
することが提案されている。第１図は、このように、ア
ナログ信号をディジタル信号に変換して半導体メモリー
に記憶芒せるようにした、従来のアナログ−ディジタル
変換装置ケ示す１、この第１図の装置は、入力アナログ
信号全デルタ変調手法の処理にょシュ進符号化ディジタ
ル信号に変換して、メモリーに記憶芒せるものであり、
大刀端子／がも、例えば、第Ω図Ａに示される如くのア
ナログ信号Ｓが供給される。このアナログ信号Ｓと積分
回路−の出刃信号Ｔとが比較回路３に供給されて、両者
間のレベル比較が行われる。比較回路３は、アナログ信
号Ｓのレベルが出力信号Ｔのレベルよシ大であるとき／
／　／／／のレベルの出力を生じ、小であるとき／／　
０　／／のレベルの出力を生ずる。この比較回路３の出
刃がＤ７リツプ・７０ツブ（以下、Ｄ−ＦＦという）グ
のデータ入力端子（Ｄ）に供給される。、Ｄ−ＦＦグは
そのクロック端子（Ｃ）に供給される第ユ図Ｂに示され
る如くのクロック・パルス列ＣＬ／に応答して動作し、
その出方端子（Ｑ）に、クロック・パルス列ＣＬ／の各
パルスの時点に於ける比較回路３の出力に応じて“／〃
のレベル及び〃ｏ″のレベルをとる、第Ω図Ｃに示され
る如くのコ値しベル信号Ｂｋ生ずる。この２［直レベル
信号Ｂは制御パルス発生回路左に供給される。制御パル
ス発生回路ＳＶＣは、第２図りに示される如くの、クロ
ック・パルス列ＣＬ　ｔの各パルスよシ僅かに遅れたパ
ルスで形成されるクロック・パルス列ＣＬ２も供給され
、制御パルス発生回路Ｓからは、クロック・パルス列Ｃ
Ｌｒの各パルスの時点に於けるλ値レベル信号Ｂのレベ
ルに削応した極性、例えば、λ値しベル信号Ｂのレベル
が“／″のとき正で、θ″のとき負となる極性を有し、
小なる幅を有する、第ユ図Ｅに示される如くの制御パル
スＰが得られる１、このｆｔ１ｌｌ　Ｉｆｌ’ｌｌパル
スＰによってスイッチ乙が岱ＩＩ　ｆｉｌされ、スイッ
チ乙は、制御パルスＰが正のとき、そのパルス幅に相当
する短時間の間積分回路スの入力端に定電流源７を接続
し、積分回路−に定電流１を流し込んで充電し、また、
制御パルスＰが負のとき、そのパルス幅に相当する短時
間の間積分回路）の入力端に定電流源ｇを接続し、積分
回路！から定電流ｉを引き出して放電させる。このため
、積分回路スの出力信号Ｔは、斯かる一定の短時間の定
電、流による充・放電に応じて、そのレベルが一定レベ
ルずつ段階的に変化する。

上述の構成及び動作により、デルタ変調手法の処理が行
われるのであり、その結果、アナログ信号Ｓに対して、
積分回路ｄから第ｉ図Ａに示される如くの階段波形を有
した量子化出力である出力信号Ｔが得られ、そして、Ｄ
−ＦＦ１１からは、アナログ信号Ｓのレベルと出方信号
Ｔのレベルとの、りｏツク・パルス列ＣＬ、の各パルス
の時点に於ける比較結果にもとずく２値レベル信号Ｂが
得られることになる。そして、このλ値レベル信号Ｂの
りｏツク・パルス列ＣＬ、２の各パルスの時点に於ける
レベルが、アナログ信号Ｓのレベル変化に応じて得られ
、る記進符号化ディジタル信号とされる。

即ち、Ω値しベル信号Ｂはアナログ信号Ｓのディジタル
変換出力信号となって、いるのである。

このようにし７て得られた２値レベル信−号Ｂがメモリ
ー７の記憶入力端に供給される。メモリー９にはアドレ
ス制御部１０が設けられてお９、このアドレス制御部１
０にクロック・パルス列ＣＬ、２が供給されて、メモリ
ーワのアドレスがクロック・パルス列ＣＬ、２の各パル
ス毎に順次指定されるように制御される１、これにより
、メモリー７に、！値レベル４ｇ　号Ｂがクロック・パ
ルス列ｃＬ、ｚ（７：）各パルスの時点毎に記憶てれる
ことになり、結局、メモリークには、ユ値レベル信号Ｂ
にもとずく一進符号化ディジタル信号が、第λ図Ｆに示
される如くの２逆打号で表わされる形で記憶されるので
ある１、そして、メモリー７からの読出し操作によシ、
記憶された一准将号化テイジタル信号を容易に取り出す
ことができる。

寸た、第３図に示される如く、第１図の装置の構成に加
えて、Ｄ−ＦＦ４からのλ値しベル信号Ｂが供給される
量子化幅予測部／／ヲ設け、さらに、定電流源７及びど
の夫々をその定電流値を変化′［ることかできるものと
して、定電流源７及びｇが量子化幅予測部／／の出力に
よシ制御はれ、それらの定電流値が量子化幅予測部／／
の出力に応じて変化せしめられるようにすることも考え
られている。これは、適用差分デルタ変調手法を採るも
ので、斯かる装置にあっては、積分回路スから得られる
量子化出力である出力信号Ｔのレベル変化幅が適冨変化
せしめられることになり、アナログ−ディジクル変換に
於ける忠実度がより高められる。

しかしながら、斯かるアナログ−ディジタル変換装置に
於けるアナログ−ディジタル変換にあっては、変換に於
ける忠実度を保つため、クロック・パルス列ＣＬ／及び
ＣＬ２のパルス周期で定寸る変換てれた氾准将号化テイ
ジタル信号のビット・レート全ある程度高くする必要が
ある３９例えば、アナログ信号Ｓが音声信号である場合
には、１５に〜／７にビット／秒程度以上であることが
必要となる１、従って、斯かる比較的高いビット・レー
トを有するλ進符号化ディジタル信号全記憶するメモリ
ーは、記憶容量が犬であることが要求されることになり
、メモリーに対する費用が多額になってし丑い、装置全
体が高価になるという不都合がある１、 発明の目的 斯かる点に鑑み本発明は、アナログ信号に対するデルタ
変調手法の処理による変換によＩ）−進符号化ディジタ
ル信号が得られるようにするとともに、得られた２連符
号化ティジタル信号が半導体メモリーにＭＩ２憶σれる
ようにし、その記憶に際して、変換によシ得られる２進
符号化ディジタル信号のビット・レートヲ低下せしめる
ことなく、半導体メモリーの記憶容１−全縮減すること
ができるようにしたアナログ−ディジタル変換装置全提
供すること全目的とする。

発明の概要 本発明に係るアナログ−ディジタル変換装置は、入力ア
ナログ信号に対する所定のクロック・パルス列ケ用いた
デルタ変調手法の処理にょシ２准将号化ティジタル信号
が得られて、メモリーに記憶されるようになされ、この
λ進符号化ディジタル信号の上述のクロック・パルス列
を形成するクロック・パルスのＮ　（Ｎは３以上の整数
）個ずつの絹の夫々に於けるＮ番目のクロック・パルス
に対応して得られる部分が、この−進符号化ディジタル
信号の上述のＮ番目のクロック・パルスが属するクロッ
ク・パルスの組に於けるＮ−／番目までのクロック・パ
ルスの夫々に対応して得られる部分にもとすき、これら
に対する予め規定きれた関係のもとに定められるものと
されるとともに、上述のメモリーに記憶されるス進符号
化ディジタル信号が上述のＮ番目のクロック・パルスに
対応して得られる部分を含まないものとなるようになさ
れる。このように構成されることにより、入力アナログ
信号にもとすいて得られる２進符号化ディジタル信号が
、そのＮビットの情報につき／ピットの情報が欠落せし
められてメモリーに記憶されることになり、それだけメ
モリーの記憶容量の縮減をはかることができることにな
る。そして、２連符号化ティジタル信号の取出しにあた
っては、記憶時に欠落せしめられたビット情報は、メモ
リーから読み出されるその直前のＮ−／ビットの情報か
ら再生−することができるので、欠落による不都合は生
じない１．また、このように変換出力であるλ進符号化
ディジタル信号のＮビットの情報につき／ビットの情報
を欠落せしめ得るようになしても、アナログーディジタ
ル変換に於ける忠実度が損われることがない。

実施例 以下、本発明の実施例について述べる。

第１１図は本発明に係るアナログ−ディジクル変換装置
の一例を示し、また、第５図は第り図に示される例の一
部分の具体構成例を示す。第り図に於いて、上述の第１
図に示される装置の各部に対応する部分には、第１図と
共通の符号を付して示してあり、斯かる部分の詳細説明
は省略する。この第７図の例に於いては、Ｄ−□ＦＦグ
の出力端子（Ｑ）にシフトレジスタを形成するよう縦続
接続された３個のＤ−ＦＦ／、２．／３及び／ｌｌ−が
接続されている。そして、入力端子／に第乙図Ａに示さ
れる如くの、第Ω図Ａに示されると同様のアナログ信号
Ｓが供給σれ、Ｄ−Ｆｌｌ’から、第６図Ｂに示される
如くのクロック・パルス列ＣＬ／の各パルスの時点に於
ける比較回路３の出力に応じて“／“のレベル及び０“
のレベル金とる、第乙図Ｃに示される如くの２値しベル
信号Ｂが得られるとき、このλ値ンベル信号ＢがＤ−Ｆ
Ｆ／２のデータ入力端子（Ｄ）に供給される。Ｄ−ＦＦ
／２゜／３及び／４の夫々のクロック端子（Ｃ）にはク
ロック・パルス列ＣＬ／が供給されており、従って、Ｄ
−ＦＦ／２　、／３及び／グの各出力端子（Ｑ）からは
、２値しベル信号Ｂのレベル変化がクロック・パルス列
ＣＬ／の／パルス周期ずつ順次遅れて現われるものとな
る、第４図り、Ｅ及びＦＫ示される如くの氾値レベル信
号Ｂ′／、Ｂ′λ及びＢ’Ｊが夫々得られる。これらΩ
値しベル信号Ｂ’　／　Ｉ　Ｂ’　＝２及びＢ１０は補
間回路／Ｓに供給される。１補間回路／Ｓは、２値レベ
ル信号Ｂ’　／　＋　Ｂ’ユ及びＢ１０を受け、これら
のレベルに対する予め規定された関係のもとに定められ
るレベルをとる補間２　ｆｉｉレベル信号Ｘ’ｌｚ発生
する。斯かるＢ、’　／　Ｉ　Ｂ’　Ｊ　Ｉ　Ｂ’　３
及びＸのレベル間の予め規定された関係は、例えば、第
１表の如くとされる。

上述の２　（ｍレベル信号Ｂ’、、Ｂ’、及びＢ／３の
場合、この関係にもとすいて、補間回路／汐から第乙図
Ｇに示される如くに“／“のレベル及び“θ″のレベル
をとる補間、２呟しベル信号Ｘが得られる。

第１表 なお、上記の第１表に示される関係を満足せしめる補間
回路／汐の具体構成例は、第３図に示される如くのもの
とされる。ここで、端子／乙。

／７及び／ｇＶＣ２値レベル信号Ｂ／、、Ｂ／コ及びＢ
／３が夫々供給され、２値しベル信号Ｂ’／及び１３′
３が夫々インバータ／９及び、２θ金介して、捷た、２
１直レベル１言号Ｂ／２がｔ１接にアンドゲート２／に
供給される。さらに、アンドゲート２／の出力と、２（
ｌｆレベル信号Ｂ′〕とがオアゲート２２に供給され、
オアゲート２２の出力が出力端子２３に導出され、出力
端子２３に補間２１ｉｉレベル信号Ｘが得られる。

そして、Ｄ−ＦＦ４’からの第４図Ｃに示される如くの
氾値レベル信号Ｂと、補間回路／Ｓからの第乙図Ｇに示
でれる如くの補間氾値レベル信号Ｘとが、夫々、アント
ゲ−）、２１１及び２Ｓの一方の入力端子に供給でれる
。

一方、制御パルス発生回路Ｓ及びメモリーラに対するア
ドレス制御部１０に供給される、第乙図Ｈに示される如
くの、クロック・パルス列ＣＬ／の各パルスより僅かに
遅れたパルスで形成されるりａツク・パルス列ＣＬ２が
供給、されるゲート信号形成回路ス乙が設けられている
１゜このゲート信号形成回路Ω乙は、クロック・パルス
列ＣＬ、２　ｋ形成する各パルスの隣接するり個ずつの
組の夫々に於けるｑ番目のパルスの時点及びその前後の
短時間に“／″のレバルｔとり、他の期間には“０″の
レベルをとる、第６図ＩＫ示さ扛る如くのゲート信号Ｙ
を発生する。このゲート信号Ｙはインバーク、２７を介
してアンドゲート、２１Ｉの他方の入力端子に供給され
、捷た、直接にアンドゲート２汐の他方の入力端子に供
給される。

これにより、ゲート１言号Ｙが〃０″のレベルをとる期
間にアンドゲート２／Ｉからλ値しベル信号Ｂが得られ
、ゲート信号Ｙが〃／〃のレベルをとる期間のみアンド
ゲート２左から補間Ω値しベルｆｉ号Ｘが得られる。そ
して、両アンドゲート２’１及び２３の出力がオアゲー
ト２ｇを介して、制飼ｊパルス発生回路Ｓに供給される
。制御パルス発生回路左では、クロック・パルス列ＣＬ
２の各パルスの時点に於けるオアゲルト、２ｇの出力の
レベルに対応した極性、例えば、オアゲート２ｇの出刃
のレベルが“／“のとき正で、０〃のとき負となる極性
を有し、小なる幅を有する制御パルスＰが形成される７
、従って、この場合、制御パルスＰは、ゲート信号Ｙが
“θ″のレベルをとる期間にλ値レベル信号Ｂのレベル
にもとすく極性を有し、ゲート信号Ｙが／“のレベルを
とる期間には補間、２埴しベル信号Ｘのレベルにもとす
く極性を有するものとなり、第乙図Ｊに示される如くの
ものとなる。

このようにして得られた制御パルスＰＫよりスイッチ乙
が制御され、積分回路コに於ける、前述の第１図の装置
の場合と同様な定電流による充・放電が行われて、積分
回路コからそのレベルが２定レベルずつ段階的に変化す
る、第乙図Ａに示される如くの出力信号Ｔが得られる。

そして、この出力信号Ｔのレベルとアナログ信号Ｓのレ
ベルとが比較回路３で比較でれ、クロック・パルス列Ｃ
Ｌ／の各パルスの時点に於ける比較結果にもとすいて、
２値しベル信号Ｂが得られているのである１、そして、
この場合、クロック・パルス列ＣＬ２ｆｆ：形成する各
パルスのうちの上述のグ番目のパルス以外のものの時点
に於ける２１直レベル信号Ｂのレベル及びクロック・パ
ルス列ＣＬ、２　ｋ形成する各パルスのうちの上述のグ
番目のパルスの時点に於ける補間２値レベル信号Ｘのレ
ベルが、アナログ信号Ｓのレベル変化に応じて得られる
２進符号化ディジタル信号とされる１、従って、この場
合のアナログ（Ｕ号Ｓにもとすいて得られる一准将号化
デイジタル伯号は、第乙図Ｋに示される如くの２准将号
で表わでれることになる１、斯かる記進符号化ディジタ
ル信号中の、クロック・パルス列ＣＬ、２の各パルスの
うちの上述のグ番目のパルスに対応して得られる部分（
第乙図Ｋに於いて点線で囲まれた部分）は、補間、２値
しベル信号Ｘのレベルにもとすいて得られるので、この
部分は、コ准将号化ディジタル信号中の、クロック・パ
ルス列ＣＬ、＋に形成する各パルスの上述のグ番目のパ
ルスの直前の３個のパルス、即チ、クロック・パルス列
ＣＬ２に形成する各パルスの隣接するり個ずつの組の夫
々に於ける／番目から３番目までのパルスの夫々に対応
して、記憶レベル信号Ｂのレベルにもとすいて得られる
部分に対する予め規定系れた関係のもとに定められるも
のとされているのである。

」二連の如くにして得られる２値しベル信号Ｂが、メモ
リーフの記憶入力端に供給でれ、クロック・パルス列Ｃ
Ｌ２が供給されるアドレス制御部１０によって、メモリ
ー９のアドレスがクロック・パルス列ＣＬ２の各パルス
毎に指定されることにより、クロック・パルス列ＣＩ、
２の各パルスの時点毎に記憶されることになる。但し、
メモリーフの記憶禁止端子ｑｉ及びアドレス制御部１０
のアドレス指定禁止端子１０１にゲート信号Ｙが供給さ
れ、ゲート信号Ｙが“／“のレベル金とる場合にはメモ
リー９に於ける記憶がなされず、かつ、アドレス制御部
１０によるアドレス指定もなされないようにてれており
、このため、ゲート信号Ｙが／″のレベルをとる期間に
は１，２箇しベル信号Ｂがメモリー７に記憶されない。

即ち、メモリー７には、２値しベル信号Ｂのゲート信号
Ｙが〃θ〃のレベル全とる期間に対応する部分が、クロ
ック・パルス列ｃＬ、＋（７）各パルス時点毎に順次記
憶されるのである。従って、メモリー９には、第乙図Ｋ
に示される如くの２准将号で表わされるス准将号化ディ
ジタル信号から、クロック・パルス列ＣＬ、ｚ（７）各
パルスのうちの上述のｌ１番目のパルスに対応して得ら
れる部分が除外はれた、第４図りに示でれる如くのス進
符号で表わされる−進符号化ティジクル信号が記憶され
ることになる。

このように第４図りに示される如くの、２准将号て表わ
をれるノ進符号化ディジクル信号がメモリー７に記憶さ
れることは、アナログ信号Ｓにもとすいて得ら扛る２進
管号化テイジタル信号が、そのグビツトの情報毎に／ビ
ットの情報が欠落せしめられてメモリーフに記憶系れる
ことになり、メモリー９の記憶容量を、全ビットが記憶
される場合に比して、−に縮減することができることに
なる１、そして、欠落せしめられた／ビットの情報は、
その直前の３ビツトの情報の内容に対する予め規定きれ
た関係のもとに定寸る内容全有するものとされているの
で、メモリー７から２進管号化テイジタル信号を取り出
す際に、これら３ビツトの情報から再生することができ
、欠落に伴う不都合はない１、 メモリーフからコ進符号化ディジタル信号が取り出され
るときには、アドレス制御部１０にクロック・ハノース
列ＣＬ　：ｒ、に相当するクロック・パルス・列ＣＬ３
が供給されて、クロック・パルス列ＣＬＪの各パルス毎
にメモリーフの読出しアドレス指定がなされ、メモリー
９に記憶されたコ進符号化ディジタル信号が／ビットず
つ順次読みＵＪｌされる。但し、記憶に際して欠落され
た／ビットの情報の直前の３ビツトの情報に対する読出
しアドレスの指定がなされる毎に、アドレス制御部１０
から、次に到来するクロック・パルス列ＣＬ、？のパル
スの時点及びその前後の短時間の期間“／“のレベルを
とるゲート信号２が送出され、このゲートイぎ号Ｚが送
出されるとき、メモリー９の読出しアドレスは進められ
ない。

メモリーフから読み出されたス准将号化ディジタル信号
すは、アンドゲート３０の一方の入力端子及びシフトレ
ジスタを構１１ｊＥ丁べく縦続接続された３個のＤ−Ｆ
Ｆ３／、３２及び３３のうちの初段のＤ−ＦＦ３／のデ
ータ入力端子（Ｄ）に供給される。これらＤ−ＦＦ３／
、３２及び３３のクロック端子（Ｃ）にはクロック・パ
ルス列ＣＬ３が供給されており、夫々の出力端子（Ｑ）
には−進符号化ディジクル信号すが／ビットずつ順次遅
延されて得られる信号”／＋））’ｊ及びｂ／３が得ら
れる１、こ力、らの信号ｂ′／、ｂ′λ及びｂ’、ｙｕ
ビット補間回路３’ｌに供給される。ビット補間回路３
グは、信号１”／＋ｂ’、２及びｂ′３を受け、これら
の各ビット情報内容に対する予め規定された関係のもと
に定められる内容を有するビット情報から成るビット補
間信号ｘｆ発生する。斯かる”／　＋　”−２＋””Ｊ
及びＸのビット情報の内容間の予め規定された関係は、
例えば、第２表の如くとされる。

第λ　表 そして、ビット補間回路３１１．７５−らのビット補間
信号Ｘは、アンドゲート３３の一方の入力端子に供給さ
れる。

また、アンドゲート３０の他方の入力端子にはゲート信
号Ｚがインバータ３乙を介して供給され、さらに、アン
ドゲート３汐の他方の入力端子にはゲート信号Ｚが直接
供給される。これにより、ゲート信号Ｚが“／“のレベ
ルにないときアンドゲート３０の出力端子にメモリーフ
から読み出されｆｒ　２逆打号化ディジタル信号すが得
られ、ゲート信号Ｚが／“のレベルをとるときアンドゲ
ート３Ｓからビット補間信号Ｘが得られる。これらアン
ドゲート３０及び３左の出力がオアゲート３７を介して
出力端子３ｇに導出される１、このため、出力端子３ｇ
ＶＣは、メモリー９から読不出されたノ准将号化ディジ
クル信号すの３ビツトの情態すに、これら３ビツトの情
報の内容に対する予め規定された関係のもとに定められ
る内容を有したビット補間信号Ｘの／ビットの情報が続
くサイクルが繰シ返すλ進符号化ディジクル信号が得ら
れることになる１、従って、出力端子３ｇに得られる信
号は、メモ！Ｊ　−９Ｋ詔悌された第４図りに示はれる
如くの、２進行号により表わされる一進符号化デイジタ
ル信号に、メモリー９に記憶てれるに際して欠落せしめ
られた３ビツトの情報につき／ビットの情報が補間され
た、第乙図Ｋに示される如くのコ進符号により表わされ
るス准将号化ディジタル信号となる１、このようにして
、メモリーラからコ准将ら化ディジタル信号が取り出さ
れるに際し、記憶時に欠落された部分が再生され、アナ
ログ信号Ｓにもとすいて得られるコ准将号化ディジタル
信号を適正に得ることができる。

上述の例に於いては、アナログ信号Ｓにもとすいて得ら
れるス進符号化ディジタル信号が、そのクロック・パル
ス列ＣＬ２　ｋ形成する各ノ（パルスの隣接するグ個ず
つの組の夫々に於けるグ番目の）（パルスに対応して得
られる部分が除外されて、メモリー９に記憶されるよう
にされているが、一般的に、クロック・パルス列ＣＬ２
に形成する各）；パルスの隣接するＮ個ずつの組（Ｎは
３以上の整数）の夫々に於−けるＮ番目のパルスに対応
して得られる、部分が除外されて、メモリー９に記憶さ
れるようになし、メモリーラの記憶容量を−だけ節減す
るようになすことができる。斯かる場合、Ｄ−ＦＦりの
出力端子及びメモリーラの読出し出力端子の夫々に接続
されるシフトレジスタを構成するＤ−ＦＦＯ数１ｌ−ｔ
Ｎ−７個とされ、ゲート信号形成回路Ω６は、クロック
・パルス列ＣＬ２に形成する各パルスのうちの上述のＮ
番目のパルスの時点及びその前後の短時間の期間に“／
“のレベルをと９、他の期間に／／　０　／／のレベル
をとるゲート信号全発生するものとされ、さらに、アド
レス制御部１０は、メモリー９の読出し時に、記憶に際
して欠落された／ビットの情報の直前のＮ−／ビットの
情報に対する読出しアドレスの指定かなてれる毎に、次
に到来するクロック・パルス列ＣＬＪのパルスの時点及
びその前後の短時間の期間“／″のレベルケとるゲート
信号を送出するものとされる。

さらに、テルタ変調手法によりアナログ信号からΩ進符
号化ディジタル信号を得る部分が、第３１ツ（に示芒れ
る装置の如く、量子化幅予測部／／を（ｉｆｆｉえ、定
電流源ｇ及び７の夫々がその定電流値を変化することが
できるものとされる場合に於いても、上述の場合と同様
にして、本発明に係るアナログ−ディジタル変換装置全
構成することができる。。

発明の効果 以上の説明から明らかな如く、本発明に係るアナログー
ディジタル変換装置によれば、アナログ信号ケテルタ変
調手法の処理によシス進符号化ディジタル信号に変換し
、得られたλ進符号化ディジタル信号をメモリーに記憶
させるに際し、メモリーから元のス進符号化ディジタル
信号が正しく取り出せ、アナログ−ディジタル変換に於
ける忠実度を損うことがない状態で、そのビット情報を
適宜欠落せしめることができ、これにより、変換により
得られる氾進符号化ディジタル信号のビット・レート２
低下せしめることなく、メモリーの記憶容量の縮減をは
かることがで登る。従って、本発明に係るアナログ−デ
ィジタル変換装置に於いては、メモリーに対する費用を
低減することができ、装置全体の価格が高価にならない
ようにすることができる。

【図面の簡単な説明】

第１図は従来のアナログ−ディジタル変換装置の一例を
示す構成図、第２図は第１図に示される装置の動作説明
に供される波形図、第３図は従来のアナログ−ディジタ
ル変換装置の他の例を示す構成図、第り図は本発明に係
るアナログーディジタル変換装置の一例を示す構成図、
第Ｓ図は第７図に示でれる例に於ける一部分の具体構成
の一例を示す構成図、第４図は第７図に示される例の動
作説明に供される波形図である。 図中、／は入力端子、２は積分回路、３は比較回路、ダ
、　／２．　／　３　、　／ダは夫々Ｄ−ＦＦ、５は制
御パルス発生回路、乙はスイッチ、７及びｇは定電流源
、９はメモリー、１０はアドレス制御部、１５は補間回
路、６２グ及び２左はアンドゲート、Ω乙はゲート信号
形成回路１．２７はインバータ、２ｇはオアゲートであ
る。

Claims (1)

【特許請求の範囲】
1. 入力アナログ信号に対する所定のクロック・パルス列を
   用いたデルタ変調手法の処理によ、！１ｌ１２進符号化
   ディジタル信号が得られ、該Ω進符号化ディジタル信号
   がメモリーに供給されるようになされ、上記Ω進符号化
   ディジタル信号の上記クロック・パルス列を形成するク
   ロック・パルスのＮ（Ｎは３以上の整数）個ずつの組の
   夫々に於けるＮ番目のクロック・パルスに対応して得ら
   れる部分が、上記２准将号化ディジタル信号の上記Ｎ番
   目のクロック・パルスが属するクロック・パルスの絹に
   於けるＮ−／番目までのクロック・パルスの夫々に対応
   して得られる部分にもとすき、これらに対する予め規定
   された関係のもとに定められるものとされるとともに、
   上記メモリーに記憶されるΩ進符号化ディジタル信号が
   上記Ｎ番目のクロック・パルスに対応して得られる部分
   を含まないものとなるようになされたアナログ−ディジ
   タル変換装置。