JPH04335434A - ファジィ推論と制御処理が可能な制御方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は，ファジィ推論と制御
処理が可能な制御方法および装置に関する。

【０００２】

【従来の技術】ファジィ推論演算専用のアーキテクチャ
をもつファジィ推論装置もあるが，多くのファジィ応用
技術では，マイクロ・コンピュータ等のコンピュータ・
システムをファジィ推論演算が可能なようにプログラム
することによりファジィ推論処理，ファジィ制御が行わ
れている。したがって，このコンピュータ・システムは
ファジィ推論処理とともに，このファジィ推論処理結果
に基づく機器の制御，その他のアクチュエータ等の制御
を行なうようにプログラムされていることが多い。

【０００３】

【発明が解決しようとする課題】このようなコンピュー
タ・システムでは，ファジィ推論処理と制御処理とを同
時に制御処理を実行することができないので，ファジィ
推論処理実行中は制御処理の実行が停止してしまうとい
う問題がある。

【０００４】制御処理プログラム実行中に待機が発生し
ても同じように制御処理が停止した状態となるので，こ
れは全体からみれば無駄時間となっている。

【０００５】上記の問題，とくに前者の問題があるので
，ファジィ推論処理実行時間をできるだけ短くして制御
処理実行のための時間を用意しておくために，従来はフ
ァジィ推論プログラムを小さくせざるを得なかった。 したがって，ファジィ推論の規模（入力変数の数，ルー
ルの数）を大きくすることに限界があった。

【０００６】この発明は，ファジィ推論処理と制御処理
との両方を行うシステムにおいて，これらの処理を効率
よく実行できるようにすることを目的とする。

【０００７】

【課題を解決するための手段】この発明によるファジィ
推論と制御処理が可能な制御方法は，ファジィ推論処理
プログラムと制御処理プログラムを設け，上記ファジィ
推論処理プログラムを複数の単位ファジィ処理プログラ
ムに分割し，各単位ファジィ処理プログラム終了ごとに
次に実行すべき単位ファジィ処理プログラムの戻り先を
記憶して，上記制御処理プログラムの次に実行すべき処
理に移行し，上記制御処理プログラムの実行において待
機が発生した場合に次に実行すべき処理の戻り先を記憶
して，上記ファジィ推論処理プログラムの先に戻り先を
記憶した次に実行すべき単位ファジィ処理プログラムに
移行するものである。

【０００８】この発明の一実施態様では，上記制御処理
プログラムを一定の順序で実行される複数の単位制御プ
ログラムから構成し，各単位制御プログラムの終了ごと
に次の単位制御プログラムに進むことが可能かどうかを
判定し，可能であれば次の単位制御プログラムの実行に
進み，可能でなければ次に実行すべき単位制御プログラ
ムの戻り先を記憶して，次に実行すべき単位ファジィ処
理プログラムに移行する。

【０００９】この発明の他の実施態様では，上記単位フ
ァジィ処理プログラム実行中に割込が発生したときに，
単位ファジィ処理プログラムの次に実行すべき戻り先を
記憶して割込処理に移り，割込処理終了後，記憶した戻
り先のプログラム実行に戻る。

【００１０】上記単位ファジィ処理プログラムは，たと
えば前件部処理，後件部処理および確定演算処理の各プ
ログラムから構成される，または各出力変数についての
ファジィ推論処理のプログラムから構成される。

【００１１】この発明によるファジィ推論と制御処理が
可能な制御装置は，ファジィ推論処理手段と制御処理手
段とを含み，上記ファジィ推論処理手段は，複数に分割
された単位処理終了ごとに上記制御処理手段を起動し，
上記制御処理手段は待機が発生した場合に上記ファジィ
推論処理手段を起動するように構成されている。

【００１２】上記ファジィ推論処理手段および制御処理
手段が起動されたときに処理が始まる開始点を記憶する
ために記憶手段が設けられる。

【００１３】この発明の一実施態様では，上記制御装置
は割込制御手段をさらに備え，この割込制御手段は，上
記ファジィ推論処理手段の動作中に割込が発生したとき
に上記ファジィ推論処理手段の動作を停止させ，対応す
る割込処理が終了したのち上記ファジィ推論処理手段を
上記の停止した処理から開始するよう起動する。

【００１４】この発明によるファジィ推論が可能な制御
装置は，一定の順序で結合した複数の単位制御手段と，
ファジィ推論処理手段と，上記単位制御手段による処理
が終了したときに次の単位制御手段に進むことが可能か
どうかを判定する手段と，可能であるときに次の単位制
御手段を起動し，可能でないときに上記ファジィ推論処
理手段を起動する起動手段とから構成される。

【００１５】この発明による制御処理が可能なファジィ
推論装置は，一定の順序で結合した複数の単位ファジィ
処理手段と，制御処理手段と，上記単位ファジィ処理手
段による処理が終了したときに上記制御処理手段を起動
する手段とから構成される。

【００１６】

【作用】ファジィ推論処理プログラムが複数の単位ファ
ジィ処理プログラムに分割される。

【００１７】各単位ファジィ処理プログラム終了ごとに
次に実行すべき単位ファジィ処理プログラムの戻り先を
メモリに記憶して，制御処理プログラムの次に実行すべ
き処理に移行する。

【００１８】他方，制御処理プログラムの実行において
待機が発生した場合には，次に実行すべき処理の戻り先
をメモリに記憶して，上記ファジィ推論処理プログラム
の先に戻り先を記憶した次に実行すべき単位ファジィ処
理プログラムに移行する。

【００１９】このようにして，ファジィ推論処理プログ
ラムと制御処理プログラムとが交互に間断なく実行され
る。

【００２０】

【発明の効果】以上のようにしてこの発明によると，フ
ァジィ推論処理プログラムが複数の単位ファジィ処理プ
ログラムに分割され，各単位ファジィ処理プログラムの
終了ごとに制御処理プログラムが実行されるので，制御
処理を適切なタイミングで行うことができる。

【００２１】また，制御処理プログラムにおいて待機が
発生したときにはその時間を利用してファジィ推論処理
が行われるので，無駄時間がなく，全体の処理効率を高
めることができる。

【００２２】そして，ファジィ推論処理プログラムを大
型化しても制御処理に大きな影響を与えることがないの
で，入力変数の種類数やルール数を増大させることが可
能となる。

【００２３】

【実施例】図１はファジィ推論演算処理が可能な制御装
置または制御処理可能なファジィ推論装置の構成を示す
ものである。

【００２４】この制御装置は，コンピュータ・システム
，好ましくはマイクロ・コンピュータ・システムによっ
て実現される。制御装置は，ＣＰＵを含む制御演算部１
０，メモリ１３，入力インターフェイス１１，出力イン
ターフェイス１２および割込インターフェイス１４から
構成されている。

【００２５】メモリ１３はＲＯＭおよびＲＡＭから構成
される。このメモリ１３には，後述するファジィ推論モ
ジュール（プログラム），メイン制御プログラム，割込
処理プログラム（ルーチン）等の各種プログラム，これ
らのプログラムの実行処理に用いる制御パラメータ，割
込プログラム・アドレス，ファジィ推論のためのルール
およびメンバーシップ関数を表わすデータ，その他の各
種データが記憶される。

【００２６】入力インターフェイス１１はセンサ，入力
装置等から与えられる入力データを取込んで制御演算部
１０に与える。ファジィ推論結果を表わす出力データ，
その他の被制御機器等を制御するための制御演算部１０
から出力される出力データは出力インターフェイス１２
を介して出力される。

【００２７】被制御機器，その他の外部機器からの割込
要求信号は割込インターフェイス１４から制御演算部１
０に入力する。

【００２８】制御演算部１０は，入力インターフェイス
１１から与えられる入力データを用いて，メモリ１３に
設定されているルールおよびメンバーシップ関数にした
がってファジィ推論演算処理を実行するとともに，この
ファジィ推論演算処理によって得られた演算結果をその
まま，または加工して出力データとして出力インターフ
ェイス１２を通して被制御機器に与えることにより，被
制御機器を制御する。また，制御演算部１０は入力イン
ターフェイス１１から入力する入力データに所定の加工
処理を加えて出力インターフェイス１２から出力データ
として出力し，この出力データを用いて被制御機器を制
御することもできるし，そのようにしてもよい。さらに
制御演算部１０は割込インターフェイス１４を通して入
力する割込要求信号に応じた割込処理を行い，必要なら
ば割込処理結果を出力データとして出力インターフェイ
ス１２を介して出力する。

【００２９】図２はメモリ１３に設定されている制御パ
ラメータ・エリアの内容を示している。

【００３０】制御パラメータ・エリアには，ファジィ推
論モジュール内の単位ファジィ処理を終了したのちメイ
ン制御プログラムに移るときに，またはファジィ推論モ
ジュールを実行中に割込発生のために割込プログラムに
移るときに，これらのメイン制御プログラムまたは割込
プログラムからファジィ推論モジュールに戻るために，
次に実行すべきファジィ推論モジュール・プログラムの
格納されているメモリのアドレス（戻りアドレス）を記
憶するエリアＭ１が設けられている。

【００３１】制御パラメータ・エリアには同じように，
メイン制御プログラムへの戻りアドレスを記憶するエリ
アＭ２が設けられている。このエリアＭ２は，メイン制
御プログラム内の単位制御プログラム実行を終了したの
ちファジィ推論モジュールに移るときに，またはメイン
制御プログラムを実行中に割込発生のために割込プログ
ラムに移るときに，これらのファジィ推論モジュールま
たは割込プログラムからメイン制御プログラムに戻るた
めに，次に実行すべきメイン制御プログラムの格納され
ているメモリのアドレス（戻りアドレス）を記憶するも
のである。

【００３２】制御パラメータ・エリアにはさらに，ファ
ジィ推論処理のために入力インターフェイス１１を介し
て与えられる入力データを記憶するエリアＭ４，このエ
リアＭ４にすべての入力変数に関する入力データがセッ
トされているかどうかを示す入力データ・セット・フラ
グとして用いられるエリアＭ３，ファジィ推論モジュー
ル・プログラムにしたがうファジィ推論演算により得ら
れた結果を出力データとして記憶するエリアＭ６，およ
びすべての出力変数に関する出力データがエリアＭ６に
セットされているかどうかを示す出力データ・セット・
フラグとして用いられるエリアＭ５が設けられている。

【００３３】図７はメモリ１３に設定されている割込プ
ログラム・アドレス・エリアを示すものである。

【００３４】割込要求信号（割込要因）Ｐ１　〜Ｐｎ　
に応じて実行すべき割込プログラム（ルーチン）がメモ
リ１３にあらかじめ格納されている。この割込プログラ
ム・アドレス・エリアは割込要因ごとに，実行すべき割
込プログラムが格納されているエリアの先頭アドレスを
記憶するものである。この先頭アドレス・データを参照
して，割込が発生したときに対応する割込プログラムに
ジャンプすることができる。

【００３５】図３はファジィ推論モジュール（プログラ
ム）の一例を示している。ファジィ推論演算処理は，前
件部処理，後件部処理および確定演算処理を含んでいる
。

【００３６】前件部処理は，入力データをルールによっ
て規定される対応するメンバーシップ関数に適用してメ
ンバーシップ関数に対する入力データの適合度を求める
処理，および１つのルールに属するメンバーシップ関数
ごとの適合度間で所定の演算（たとえばＭＩＮ演算）を
行いルールごとの適合度を求める処理を含む。

【００３７】後件部処理は，各ルールにおいて，その適
合度を後件部のメンバーシップ関数に作用させる（たと
えばトランケーション：ＭＩＮ演算）ものである。後件
部の出力変数を同じくするルールが複数個存在する場合
には，それらのルールの後件部処理結果間で所定の演算
（たとえばＭＡＸ演算）が行われる。

【００３８】確定演算処理は後件部の処理結果を出力変
数ごとに非ファジィ化（たとえば重心演算）するもので
ある。

【００３９】このようなファジィ推論モジュールが，入
力データ・セット・フラグのチェック処理（ステップ２
１），前件部処理（ステップ２３），後件部処理（ステ
ップ２５）および確定演算処理（ステップ２７）の４つ
の単位ファジィ処理プログラムに分割され（これらの処
理にそれぞれＦＰ１，ＦＰ２，ＦＰ３およびＦＰ４の符
号を付けておく），各単位ファジィ処理間に状態チェッ
ク・プログラムが挿入されている（ステップ２２，２４
，２６，２９）。

【００４０】ステップ２１の入力データ・セット・フラ
グのチェック処理は，制御パラメータ・エリア内のエリ
アＭ４にすべての入力データが記憶されエリアＭ３のフ
ラグがオンとなっているかどうかをみるものである。ま
た，ステップ２７の確定演算処理には，確定演算処理結
果を出力データとしてエリアＭ６に記憶する処理（ステ
ップ２８）が付随している。

【００４１】状態チェック処理の具体例が図４に示され
ている。単位ファジィ処理が終了するとこの状態チェッ
ク処理に進み，終了した単位ファジィ処理の次に実行す
べき単位ファジィ処理が格納されているメモリ１３のエ
リアの先頭アドレスがエリアＭ１に戻りアドレスとして
セットされ（ステップ３１），エリアＭ２に格納されて
いる戻りアドレスが読出されてこのアドレスから始まる
メイン制御プログラムにジャンプする（ステップ３２）
。

【００４２】すなわち，ファジィ推論モジュールを構成
する単位ファジィ処理の終了ごとにメイン制御プログラ
ムに一旦移行する訳である。

【００４３】図５はファジィ推論モジュールの他の例を
示している。ここではファジィ推論モジュールは出力変
数ごとに単位ファジィ処理に分割されている。

【００４４】複数の出力変数に関するルールが設定され
ている場合に，上述した前件部処理，後件部処理および
確定演算処理が各出力変数ｙｉごとに行われ（ステップ
４３），１つの出力変数ｙｉについての上記のファジィ
推論処理結果が出力データ・エリアＭ６にセットされ（
ステップ４４），最後に出力変数の番号を示すカウンタ
の値ｉがインクレメントされる（ステップ４５）。この
後，状態チェック処理に進む（ステップ４６）。

【００４５】ステップ４１，４２，４９は図３のステッ
プ２１，２２，２９と基本的に同じであるが，ステップ
４１に関して，カウンタの値ｉで指定される出力変数に
関係する（ルールによって関連づけられている）入力デ
ータがセットされていれば入力データ・セット・フラグ
がオンとなる点で異なっている。全出力変数についての
処理が終了したときには上記のカウンタの値ｉが初期化
される（ステップ４７，４８）。この処理は入力データ
・セット・フラグのチェック処理（ステップ４１）に付
随している。

【００４６】図６はメイン制御プログラムの一部を示し
ている。

【００４７】メイン制御プログラムも，複数の単位制御
処理プログラム（ステップ５１，５３，５５；これらを
ＣＰ１，ＣＰ２，ＣＰ３とする）に分割されている。単
位制御処理は，制御の機能に応じて分割されたものであ
っても，被制御機器に応じて分割されたものであっても
よい。これらの単位制御処理プログラムは一定の順序で
リンクされている。

【００４８】このような単位制御処理プログラムが終了
するごとに，次の単位制御プログラムに進むことが可能
かどうか（進むことができない場合は一般に待機となる
）がチェックされる（ステップ５２，５４，５６）。

【００４９】次の単位制御処理プログラムに進むことが
できない場合には，待機することなく，次に進むべき単
位制御処理プログラムが格納されているメモリ１３のエ
リアの先頭アドレスが戻りアドレスとしてエリアＭ２に
セットされ（ステップ５７），エリアＭ１に格納されて
いる戻りアドレスが読出され，この戻りアドレスから始
まる単位ファジィ処理プログラムへジャンプする（ステ
ップ５８）。

【００５０】たとえば，制御処理ＣＰ１（ステップ５１
）が終了したときに次の制御処理ＣＰ２に進むことがで
きるかどうかがチェックされる（ステップ５２）。制御
処理ＣＰ２を実行するためにはエリアＭ６にファジィ推
論結果を示す出力データがセットされていることが必要
であるとすると，ステップ５２ではエリアＭ５の出力デ
ータ・セット・フラグがチェックされる。このフラグが
オフであると制御処理ＣＰ２には進むことができない。 そこで，ファジィ推論を行うためにファジィ推論モジュ
ールに進むことになる（ステップ５７，５８）。

【００５１】このようにして，メイン制御プログラムで
待機せざるを得ないような事態が生じたときには，待機
することなく，ファジィ推論モジュールに移行してファ
ジィ推論処理が行われる。ファジィ推論モジュールにお
いて単位ファジィ処理終了ごとに再びメイン制御プログ
ラムに戻る。メイン制御プログラムとファジィ推論処理
とが交互に効率よく行われるようになる。

【００５２】ステップ５７でエリアＭ２にセットする戻
りアドレスは単位制御処理の先頭アドレスではなく，ス
テップ５２，５４，５６等の判定処理のアドレスでもよ
い。そうすれば，単位ファジィ処理が終了してメイン制
御プログラムに戻ってきたときに再び次の制御処理に進
むことができるかどうかが判定され，進むことができな
ければ再びファジィ推論モジュールに戻ることができる
。もっとも，各単位制御処理の先頭アドレスには，その
制御処理を開始することが可能かどうかを判定するステ
ップを格納しておくようにしてもよい。

【００５３】図１０（Ａ）　は従来の処理手順を示すも
のであり，単位制御処理間に待機状態が必要である。

【００５４】これに対して図１０（Ｂ）　は上述した実
施例の処理手順を示すものであり，単位制御処理と単位
ファジィ処理とが交互に行われる結果，待機時間がなく
，無駄時間が省かれ，処理効率が向上している。

【００５５】ファジィ推論モジュールの実行中に割込信
号が入力した場合には，実行中のファジィ推論処理を中
止して図８に示す割込処理プログラムに移る。

【００５６】中止したファジィ推論モジュールの次の処
理ステップが格納されているメモリのエリアのアドレス
が戻りアドレスとしてエリアＭ１にセットされ（ステッ
プ６１），割込解析処理に進む。この割込解析処理では
，まず割込要因がＰ１　〜Ｐｎ　のうちのどれかが判断
される（ステップ６２）。割込要因が分ると，割込プロ
グラム・アドレス・エリア（図７）を参照してその割込
要因に処理のための先頭アドレスが読出され，その先頭
アドレスにジャンプする（ステップ６３）。

【００５７】ジャンプした割込プログラムにおいては，
図９を参照して，割込要因に応じた処理が行われる（ス
テップ７１）。この処理が終了したのち，エリアＭ１の
戻りアドレスが読出され，この戻りアドレスによって指
示されるファジィ推論モジュールのステップに戻ること
になる（ステップ７２）。

【００５８】メイン制御プログラムの実行中に割込が発
生した場合にも同じようにして割込処理に移り，割込処
理の終了後，メイン制御プログラムに戻る。

【図面の簡単な説明】

【図１】ファジィ推論処理可能な制御装置の構成を示す
ブロック図である。

【図２】制御パラメータ・エリアを示す。

【図３】ファジィ推論モジュール・プログラムを示すフ
ロー・チャートである。

【図４】状態チェック処理を示すフロー・チャートであ
る。

【図５】ファジィ推論モジュール・プログラムの他の例
を示すフロー・チャートである。

【図６】メイン制御プログラムを示すフロー・チャート
である。

【図７】割込プログラム・アドレス・エリアを示す。

【図８】割込処理プログラムを示すフロー・チャートで
ある。

【図９】割込プログラムを示すフロー・チャートである
。

【図１０】（Ａ）　および（Ｂ）　は従来例とこの発明
の処理手順を比較するものである。

【符号の説明】

１０　　制御演算部 １３　　メモリ

Claims (12)

【特許請求の範囲】
1. 【請求項１】　　ファジィ推論処理プログラムと制御処
   理プログラムを設け，上記ファジィ推論処理プログラム
   を複数の単位ファジィ処理プログラムに分割し，各単位
   ファジィ処理プログラム終了ごとに次に実行すべき単位
   ファジィ処理プログラムの戻り先を記憶して，上記制御
   処理プログラムの次に実行すべき処理に移行し，上記制
   御処理プログラムの実行において待機が発生した場合に
   次に実行すべき処理の戻り先を記憶して，上記ファジィ
   推論処理プログラムの先に戻り先を記憶した次に実行す
   べき単位ファジィ処理プログラムに移行する，ファジィ
   推論と制御処理が可能な制御方法。
2. 【請求項２】　　上記制御処理プログラムを一定の順序
   で実行される複数の単位制御プログラムから構成し，各
   単位制御プログラムの終了ごとに次の単位制御プログラ
   ムに進むことが可能かどうかを判定し，可能であれば次
   の単位制御プログラムの実行に進み，可能でなければ次
   に実行すべき単位制御プログラムの戻り先を記憶して，
   次に実行すべき単位ファジィ処理プログラムに移行する
   ，請求項１に記載の制御方法。
3. 【請求項３】　　上記単位ファジィ処理プログラム実行
   中に割込が発生したときに，単位ファジィ処理プログラ
   ムの次に実行すべき戻り先を記憶して割込処理に移り，
   割込処理終了後，記憶した戻り先のプログラム実行に戻
   る，請求項１に記載の制御方法。
4. 【請求項４】　　上記単位ファジィ処理プログラムが，
   前件部処理，後件部処理および確定演算処理の各プログ
   ラムを含む請求項１に記載の制御方法。
5. 【請求項５】　　上記単位ファジィ処理プログラムが，
   各出力変数についてのファジィ推論処理のプログラムを
   含む請求項１に記載の制御方法。
6. 【請求項６】　　ファジィ推論処理手段と制御処理手段
   とを含み，上記ファジィ推論処理手段は，複数に分割さ
   れた単位処理終了ごとに上記制御処理手段を起動し，上
   記制御処理手段は待機が発生した場合に上記ファジィ推
   論処理手段を起動する，ファジィ推論と制御処理が可能
   な制御装置。
7. 【請求項７】　　上記ファジィ推論処理手段および制御
   処理手段が起動されたときに処理が始まる開始点を記憶
   する手段を備えている請求項６に記載の制御装置。
8. 【請求項８】　　割込制御手段をさらに備え，この割込
   制御手段は，上記ファジィ推論処理手段の動作中に割込
   が発生したときに上記ファジィ推論処理手段の動作を停
   止させ，対応する割込処理が終了したのち上記ファジィ
   推論処理手段を上記の停止した処理から開始するよう起
   動する，請求項６に記載の制御装置。
9. 【請求項９】　　一定の順序で結合した複数の単位制御
   手段と，ファジィ推論処理手段と，上記単位制御手段に
   よる処理が終了したときに次の単位制御手段に進むこと
   が可能かどうかを判定する手段と，可能であるときに次
   の単位制御手段を起動し，可能でないときに上記ファジ
   ィ推論処理手段を起動する起動手段と，を備えたファジ
   ィ推論が可能な制御装置。
10. 【請求項１０】　　一定の順序で結合した複数の単位フ
    ァジィ処理手段と，制御処理手段と，上記単位ファジィ
    処理手段による処理が終了したときに上記制御処理手段
    を起動する手段と，を備えた制御処理が可能なファジィ
    推論装置。
11. 【請求項１１】　　上記単位ファジィ処理手段の動作中
    に割込が発生したときに上記単位ファジィ処理手段の動
    作を停止させ，対応する割込処理が終了したのち上記単
    位ファジィ処理手段を上記の停止した処理から開始する
    よう起動する割込制御手段をさらに備えている請求項１
    ０に記載のファジィ推論装置。
12. 【請求項１２】　　上記複数の単位ファジィ処理手段が
    ，前件部処理手段，後件部処理手段および確定演算処理
    手段を含んでいる請求項１０に記載のファジィ推論装置
    。