JPH04333960A - マルチプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マルチプロセッサのメ
モリ管理に関するものである。

【０００２】

【従来の技術】近年、計算機の高速化需要にともない、
計算機に複数のプロセッサを実現させる手法が多く採用
されている。このようなマルチプロセッサシステム、特
にＳＩＭＤ（Ｓｉｎｇｌｅ　　Ｉｎｓｔｒｕｃｔｉｏｎ
　　Ｍｕｌｔｉ　　Ｄａｔａ）の計算機では一つのメモ
リに多くのプロセッサがバス結合されており、プロセッ
サに通常のアクセスを許すと、バストラフィックが発生
するため、各プロセッサにキャッシュメモリを設けてお
くのが一般的なやり方である。

【０００３】以下図面を参照しながら、上記した従来の
マルチプロセッサ構成の一例について説明する。図３は
従来のマルチプロセッサの構成を示すものである。

【０００４】図３において、３１はメインメモリである
。３３−１〜３３−ＮはＰＥ（Ｐｒｏｃｅｓｓｏｒ　　
Ｅｌｅｍｅｎｔ）で、キャッシュメモリ３４とプロセッ
サ３５より構成される。３４−１〜３４−ＮはＰＥ内の
キャッシュメモリであり、プロセッサ３５で取り扱うデ
ータを格納するものである。３５−１〜３５−Ｎはプロ
セッサであり、キャッシュメモリ３４内のデータを処理
するものである。

【０００５】以上のように構成されたマルチプロセッサ
について、以下その動作について説明する。メインメモ
リ３１には各プロセッサ３５が実行すべき命令列が存在
する。まず各プロセッサ３５はそれぞれに対応するキャ
ッシュメモリ３４内のデータを読み、これらに基づき処
理を行なう。この際キャッシュメモリ３４内に当該デー
タが無い場合、キャッシュメモリ３４は、メインメモリ
３１へその当該データを検索に行き、同内容のものをキ
ャッシュメモリ３４内に取り込む。その後、プロセッサ
３５は処理を再開する。

【０００６】

【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、メインメモリと、プロセッサの対応が１
対多対応になっているために、複数のプロセッサがキャ
ッシュメモリ内にデータが存在しない場合、一度にメイ
ンメモリにアクセスに行くために、バスのトラフィック
が多くなり、メモリアクセスの時間がかかるという問題
点を有していた。

【０００７】本発明は上記問題点に鑑み、一つのメイン
メモリに対して多くのプロセッサが存在しても、メモリ
アクセス時のバストラフィックを少なくし、プロセッサ
の処理中断時間を最小限に押え、処理効率のよいマルチ
プロセッサを提供するものである。

【０００８】

【課題を解決するための手段】上記問題点を解決するた
めに本発明のマルチプロセッサは、データを格納し、デ
ータ要求が発生した場合にデータを送るメインメモリと
バスを介して接続される複数のプロセッサエレメントか
ら構成されるマルチプロセッサにおいて、各プロセッサ
エレメントは、外部からのデータに応じて処理を行なう
プロセッサと、前記プロセッサからの要求に応じてプロ
セッサへデータを送り、要求されたデータが存在しない
場合には外部へデータ要求信号を出し、それによって外
部から送られてきたデータを受け取るキャッシュメモリ
と、前記キャッシュメモリに対応し、前記バスに生じた
前記データ要求信号を監視し、その信号に応じて制御回
路に信号を送るバス監視装置と、前記データ要求信号に
応じて前記バスを通して前記メインメモリにデータ要求
信号を送り、前記データ要求信号を送ったことにより前
記バスに生じたデータを前記キャッシュメモリに出力し
、他プロセッサからの要求により前記バスに発生したデ
ータを、前記バス監視装置からの制御信号に応じて、前
記キャッシュメモリに出力する制御回路とを備えたもの
である。

【０００９】

【作用】本発明は上記した構成によって、一つのＰＥが
メインメモリにアクセスしデータを取るときバスにその
データが流れることを利用し、その他のＰＥも同様にそ
のデータをキャッシュメモリに取り込むことによって、
以後に起こり得るＰＥのメインメモリへのデータアクセ
スを省略することができる。よって、それに伴うバスト
ラフィックの問題も回避することになり、高い処理効率
を得ることが可能となる。

【００１０】

【実施例】

（実施例１）以下本発明の第１の実施例のマルチプロセ
ッサについて、図面を参照しながら説明する。図１は本
発明の実施例におけるマルチプロセッサの構成図である
。

【００１１】図１において、メインメモリ１１とＰＥ（
Ｐｒｏｃｅｓｓｏｒ　　Ｅｌｅｍｅｎｔ）１３−１〜１
３−Ｎはバス１２と接続されている。各ＰＥ１３−１〜
１３−Ｎは、キャッシュメモリ１４−１〜１４−Ｎ、プ
ロセッサ１５−１〜１５−Ｎ、制御回路１７−１〜１７
−Ｎ、バス監視装置１６−１〜１６−Ｎによってそれぞ
れ構成されている。各キャッシュメモリ１４はプロセッ
サ１５とそれぞれ接続され、一方では、制御回路１７と
もそれぞれ接続されている。また、各制御回路１７はバ
ス監視装置１６にそれぞれ接続されている。制御回路１
７及びバス監視装置１６はバス１２に接続されている。

【００１２】以上のように構成されたマルチプロセッサ
について、以下その動作について説明する。

【００１３】各ＰＥ１３が実行すべき命令列は同一であ
り、その内容がメインメモリ１１に存在しているとする
。また、メインメモリ１１、及びキャッシュメモリ１４
−１に存在するデータは、プロセッサ１５−１に対する
命令データであるので、プロセッサ側からみて読み出し
専用のデータである。

【００１４】まずプロセッサ１５−１は自ＰＥ内のキャ
ッシュメモリ１４−１内のデータを読み、その内容に基
づき処理を行なう。この時キャッシュメモリ１４−１内
に当該データが無い場合、プロセッサ１５−１に対して
処理中断を意味する信号を送る。その後キャッシュメモ
リ１４−１は、メインメモリ１１へその当該データを検
索に行き、同内容のものをキャッシュメモリ１４−１内
に取り込み、その後プロセッサ１５−１に対しては処理
再開を意味する信号を送る。

【００１５】また、バス監視装置１６−１は他のプロセ
ッサがメインメモリ１１に対してデータリクエストを行
なうのを監視しており、もしデータリクエストが発生し
たら、バス監視装置１６−１はそのことを制御回路１７
−１に知らせ、制御回路１７−１はその時にバス１２に
発生するデータを、データリクエストを発生した他のプ
ロセッサと同じように、自分のＰＥ１３−１内のキャッ
シュメモリ１４−１内に取り込む。この処理により、Ｐ
Ｅが自分のキャッシュメモリ１４にデータが存在しなか
った場合のメインメモリ１１に対するアクセスによる、
バストラフィックをなくし、実行効率を上げることが可
能となる。

【００１６】また、実装上の条件等の理由から、プロセ
ッサの処理効率に差が出て、メモリアクセスのタイミン
グが各ＰＥで異なった場合、他のＰＥがメインメモリ１
１にアクセスする時にあらかじめ取り込むことができ、
実行効率の向上を計ることができる。

【００１７】（実施例２）以下本発明の第２の実施例の
マルチプロセッサについて、図面を参照しながら説明す
る。図２は本発明の実施例におけるマルチプロセッサの
構成図である。

【００１８】本実施例では、ＣＭ（Ｃａｃｈｅ　　ｍｅ
ｍｏｒｙ　　Ｍｏｄｕｌｅ）２３−１，２３−２，２３
−３を階層的構造に配置している。図２において、第１
層はＣＭ２３−１、第２層はＣＭ２３−２、第３層はＣ
Ｍ２３−３で構成される。メインメモリ２１とＣＭ２３
−１はバス２２−１と接続されている。またＣＭ２３−
２はバス２２−２とバス２２−３とに接続されている。 ＣＭ２３−３はバス２３−３とプロセッサ２５に接続さ
れている。

【００１９】各ＣＭ２３−１〜２３−３は、キャッシュ
メモリ２４−１〜２４−３、制御回路２７−１〜２７−
３及び、バス監視装置２６−１〜２６−３のそれぞれの
要素によって構成されている。各キャッシュメモリ２４
−１〜２４−３は、各制御回路２７−１〜２７−３に接
続されている。また、各制御回路２７−１〜２７−３は
、各バス監視装置２６−１〜２６−３にそれぞれ接続さ
れている。各制御回路２７−１〜２７−３、各バス監視
装置２６−１〜２６−３は各々のバス２２−１〜２２−
３に接続されている。

【００２０】以上のように構成されたマルチプロセッサ
について、以下その動作について説明する。

【００２１】ＰＥが実行すべき命令列は同一であり、そ
の内容がメインメモリ２１に存在している。また、メイ
ンメモリ２１、及び各キャッシュメモリ２４−１〜２４
−３に存在するデータは、プロセッサ２５にとって命令
データであるので、プロセッサ側からみて読み出し専用
のデータである。

【００２２】まずプロセッサ２５は自ＰＥ内のキャッシ
ュメモリ２４−３内のデータを読み、その内容に基づき
処理を行なう。この処理中キャッシュメモリ２４−３内
に当該データが無い場合、キャッシュメモリ２４−３は
プロセッサ２５に対して処理中断を意味する信号を送る
。その後、制御回路２７−３に対して、データ要求の信
号を送る。制御回路２７−３は上位のキャッシュメモリ
２４−２にデータ要求の信号を送る。もしキャッシュメ
モリ２４−２に当該データが存在しなかった場合は、同
様の手順で当該データをキャッシュメモリ２４−１に検
索に行く。さらにここでも存在しなかった場合は同様な
手順で上位メモリである、メインメモリ２１を検索に行
く。データが存在した時点で、各ＣＭは上位のメモリか
ら自分のキャッシュメモリにデータを取り込む。最終段
のＣＭであるＣＭ２３−３は当該データを自キャッシュ
メモリ２４−３にデータを取り込み、その後プロセッサ
２５に対しては処理再開を意味する信号を送る。

【００２３】また、各バス監視装置２６−１〜２６−３
は他のプロセッサが各バス２２−１〜２２−３に対して
データ要求を行なうのを監視しており、もしデータ要求
が発生したら、各バス監視装置２６−１〜２６−３はそ
のことを各制御回路２６−１〜２６−３に知らせ、各制
御回路はその時に各バス２２−１〜２２−３に発生する
データを、データ要求を発生した他のプロセッサと同じ
ように、各キャッシュメモリ２４−１〜２４−３内に取
り込む。

【００２４】この処理により、各バスに発生するトラフ
ィックが格段に減少し、実行効率を上げることが可能と
なる。

【００２５】

【発明の効果】以上のように本発明は、バス監視装置と
、それに応じた制御回路を設けることにより、メインメ
モリに対するアクセスによる、バストラフィックをなく
し、実行効率を上げることが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるマルチプロセッ
サの構成図である。

【図２】本発明の第２の実施例におけるマルチプロセッ
サの構成図である。

【図３】従来のマルチプロセッサの構成図である。

【符号の説明】

１１　　メインメモリ １２　　バス １３　　ＰＥ １４　　キャッシュメモリ １５　　プロセッサ １７　　制御回路 １６　　バス監視装置

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　データを格納し、データ要求が発生し
   た場合にデータを送るメインメモリとバスを介して接続
   される複数のプロセッサエレメントから構成されるマル
   チプロセッサにおいて、各プロセッサエレメントは、外
   部からのデータに応じて処理を行なうプロセッサと、前
   記プロセッサからの要求に応じてプロセッサへデータを
   送り、要求されたデータが存在しない場合には外部へデ
   ータ要求信号を出し、それによって外部から送られてき
   たデータを受け取るキャッシュメモリと、前記キャッシ
   ュメモリに対応し、前記バスに生じた前記データ要求信
   号を監視し、その信号に応じて制御回路に信号を送るバ
   ス監視装置と、前記データ要求信号に応じて前記バスを
   通して前記メインメモリにデータ要求信号を送り、前記
   データ要求信号を送ったことにより前記バスに生じたデ
   ータを前記キャッシュメモリに出力し、他プロセッサか
   らの要求により前記バスに発生したデータを、前記バス
   監視装置からの制御信号に応じて、前記キャッシュメモ
   リに出力する制御回路とを備えたマルチプロセッサ。
2. 【請求項２】　　請求項１記載のバスとメインメモリと
   の間に、請求項１記載のキャッシュメモリと、制御回路
   と、バス監視回路とから構成されるキャッシュモジュー
   ルが少なくとも一つ以上付加されているマルチプロセッ
   サ。