JPH04332171A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電界効果トランジスタ
を有する半導体装置に関し、特に、高耐圧の電界効果ト
ランジスタを有する半導体装置に適用して有効な技術に
関するものである。

【０００２】

【従来の技術】液晶表示装置の液晶画面の駆動やファク
シミリのサーマルヘッドの駆動には高耐圧ＭＯＳＦＥＴ
を有する半導体装置が使用される。ＩＣ、ＬＳＩ等の集
積回路を組成するＭＯＳＦＥＴの動作電圧例えば約５［
Ｖ］に比べて、高耐圧ＭＯＳＦＥＴは、例えば３０［Ｖ
］の高い動作電圧が印加されるので、耐圧を高める特殊
な構造で構成される。

【０００３】前記高耐圧ＭＯＳＦＥＴは、通常、素子分
離絶縁膜（フィールド絶縁膜）で周囲を規定された活性
領域内において半導体基板の主面に構成され、チャネル
形成領域、ゲート絶縁膜、ソース領域及びドレイン領域
を主体に構成される。この高耐圧ＭＯＳＦＥＴは、ｎチ
ャネル導電型の場合、ドレイン領域側に高電圧が印加さ
れるので、少なくともドレイン領域に高耐圧構造が適用
される。

【０００４】この高耐圧構造が適用されるドレイン領域
は高い不純物濃度に設定されたｎ＋型半導体領域及び低
い不純物濃度に設定されたｎ型半導体領域の２種類の半
導体領域で構成される。

【０００５】高い不純物濃度に設定されたｎ＋　型半導
体領域は素子分離絶縁膜で周囲を規定された領域内から
形成される（素子分離絶縁膜をマスクとしたｎ型不純物
の導入で形成される）。この高い不純物濃度に設定され
たｎ＋　型半導体領域は、ドレイン領域の抵抗値を低減
し、相互コンダクタンス（ｇｍ）を向上することを目的
として、又ドレイン領域とそれに接続される電極（例え
ばアルミニウム合金膜）とのオーミック接続を行うこと
を目的として、高い不純物濃度に設定される。

【０００６】低い不純物濃度に設定されたｎ型半導体領
域は、素子分離絶縁膜下において、高い不純物濃度のｎ
＋　型半導体領域の周囲を取り囲み、チャネル形成領域
と高い不純物濃度のｎ＋　型半導体領域との間だけでな
く、この高い不純物濃度のｎ＋　型半導体領域のすべて
の周囲に構成される。低い不純物濃度のｎ型半導体領域
は、チャネル形成領域、素子分離絶縁膜下の領域（ｐ型
半導体基板若しくはｐ型ウエル領域）の夫々との間に形
成されるｐｎ接合部に発生する空乏層の伸びを大きくし
、この接合部での耐圧（降伏電圧）を高めている。また
、低い不純物濃度のｎ型半導体領域は、素子分離絶縁膜
下において、表面が素子分離絶縁膜の下面に沿って形成
され、この素子分離絶縁膜の下面はチャネル形成領域に
比べて半導体基板の深い位置に形成されるので、特にチ
ャネル形成領域と高い不純物濃度のｎ＋型半導体領域と
の間の離隔距離を増加できる。この離隔距離の増加は、
前述のｐｎ接合部に発生する空乏層の伸びをより大きく
伸ばすことができ、この接合部の耐圧をより高められる
。

【０００７】なお、高耐圧ＭＯＳＦＥＴについては、例
えば特開昭６１−２９０７５２号公報に記載されている
。

【０００８】

【発明が解決しようとする課題】この種の高耐圧ＭＯＳ
ＦＥＴは、非動作時（ＯＦＦ時）、前述のドレイン領域
の低い不純物濃度に設定されたｎ型半導体領域で高い耐
圧が得られる。しかしながら、高耐圧ＭＯＳＦＥＴは、
動作時（ＯＮ時）、ドレイン領域の低い不純物濃度に設
定されたｎ型半導体領域の抵抗値が高いので、この領域
でのソース領域ードレイン領域間に流れる電流量が低下
しすなわち相互コンダクタンスが低下し、駆動能力（ド
ライバビリティ）が低下する。

【０００９】この高耐圧ＭＯＳＦＥＴの駆動能力の低下
は、例えば液晶表示装置で使用される場合、液晶画面の
明るさを低下する。また、高耐圧ＭＯＳＦＥＴの駆動能
力の低下は、ファクシミリのサーマルヘッドで使用され
る場合、印字が薄くなり不鮮明になる。

【００１０】本発明の目的は、高耐圧の電界効果トラン
ジスタを有する半導体装置において、前記電界効果トラ
ンジスタの高い接合耐圧を確保するとともに、駆動能力
を向上することが可能な技術を提供することにある。

【００１１】本発明の他の目的は、前記目的を達成する
とともに、前記電界効果トランジスタの接合耐圧を自由
に設定することが可能な技術を提供することにある。

【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。

【００１４】（１）電界効果トランジスタのドレイン領
域が、素子分離絶縁膜で周囲を囲まれた領域内から形成
された高い不純物濃度の第１半導体領域、前記素子分離
絶縁膜下であって前記第１半導体領域の周囲を囲む領域
に形成された、前記第１半導体領域と同一導電型でかつ
第１半導体領域に比べて低い不純物濃度を有する第２半
導体領域の夫々で構成される半導体装置において、前記
電界効果トランジスタのドレイン領域の第２半導体領域
上に、素子分離絶縁膜を介在し、電界効果トランジスタ
の動作時に第２半導体領域の表面に反転層を形成する、
電流制御用ゲート電極を構成する。

【００１５】（２）電界効果トランジスタのドレイン領
域が、高い不純物濃度の第１半導体領域、この第１半導
体領域とチャネル形成領域との間に形成された、前記第
１半導体領域と同一導電型でかつ第１半導体領域に比べ
て低い不純物濃度を有する第２半導体領域の夫々で構成
される半導体装置において、前記電界効果トランジスタ
のドレイン領域の第２半導体領域上に、絶縁膜を介在し
、チャネル形成領域上にゲート絶縁膜を介在して配置さ
れるゲート電極に対して電気的に独立に形成された電流
制御用ゲート電極を構成し、この電流制御用ゲート電極
に、それに供給される電圧をリニア的に制御し、電界効
果トランジスタの動作時に第２半導体領域の表面に反転
層を形成する、電圧制御回路を接続する。

【００１６】

【作用】上述した手段（１）によれば、前記電界効果ト
ランジスタのドレイン領域の第２半導体領域の不純物濃
度が低く設定され、ドレイン領域とこのドレイン領域の
周囲のチャネル形成領域及びそれ以外の領域とのｐｎ接
合部に形成される空乏層の伸びを増加できるので、接合
耐圧を高め、電界効果トランジスタの高耐圧化が図れ、
又、前記素子分離絶縁膜の下面はチャネル形成領域より
も深い位置に設定され、前記ドレイン領域の第２半導体
領域の表面が素子分離絶縁膜の下面に沿ってチャネル形
成領域と第１半導体領域との間の離隔距離（電流経路）
を増加できるので、ｐｎ接合部に形成される空乏層の伸
びを増加し、より接合耐圧を高め、電界効果トランジス
タの高耐圧化が図れるとともに、前記電界効果トランジ
スタの動作時、電流制御用ゲート電極からの電界効果で
、ドレイン領域の第２半導体領域の表面に反転層を形成
し、第２半導体領域での抵抗値を低減できるので、ソー
ス領域−ドレイン領域間に流れる電流の相互コンダクタ
ンス（ｇｍ）を向上し、電界効果トランジスタの駆動能
力を向上できる。

【００１７】上述した手段（２）によれば、前記手段（
１）の作用効果の他に、前記電圧制御回路で供給される
電圧に応じて、電界効果トランジスタのソース領域−ド
レイン領域間に流れる電流量をリニア的に制御できるの
で、この電界効果トランジスタの駆動能力を目的に応じ
て自由に設定できる。

【００１８】以下、本発明の構成について、液晶表示装
置の液晶画面の駆動若しくはファクシミリのサーマルヘ
ッドの駆動に使用される、高耐圧の電界効果トランジス
タを有する半導体装置に本発明を適用した、実施例とと
もに説明する。

【００１９】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００２０】

【実施例】

（実　施　例　１）本発明の実施例１である半導体装置
に搭載された高耐圧の電界効果トランジスタの構成を図
１（要部断面図）で示す。

【００２１】図１に示すように、本実施例１の高耐圧の
電界効果トランジスタＴｒが搭載された半導体装置は単
結晶珪素からなる低い不純物濃度のｎ−　型半導体基板
１を主体に構成される。高耐圧の電界効果トランジスタ
Ｔｒの領域（及び図示しない周辺論理回路のｎチャネル
ＭＩＳＦＥＴの領域）において、ｎ−　型半導体基板１
の主面部にはｐ型ウエル領域２が構成される。

【００２２】前記高耐圧の電界効果トランジスタ（高耐
圧のＭＩＳＦＥＴ）Ｔｒは素子分離絶縁膜（フィールド
絶縁膜）３で周囲を囲まれた領域内においてｐ型ウエル
領域２の主面に構成される。つまり、高耐圧の電界効果
トランジスタＴｒは、チャネル形成領域（ｐ型ウエル領
域２）、ゲート絶縁膜５、ゲート電極（Ｇ）６、ソース
領域（Ｓ）及びドレイン領域（Ｄ）を主体に構成される
。

【００２３】前記素子分離絶縁膜３は、例えばｐ型ウエ
ル領域２の主面を選択的に酸化して形成された酸化珪素
膜で形成され、素子分離を行うことを目的として、１４
００〜１６００［ｎｍ］程度の厚い膜厚で形成される。

【００２４】前記高耐圧の電界効果トランジスタＴｒの
ゲート絶縁膜５は、例えばｐ型ウエル領域２の表面を熱
酸化法を施して形成した酸化珪素膜で形成され、前述の
素子分離絶縁膜３に比べて薄い７０〜９０［ｎｍ］程度
の膜厚で形成される。

【００２５】前記ゲート電極６は、前記ゲート絶縁膜５
の上部に形成され、例えば多結晶珪素膜で形成される。 この多結晶珪素膜には抵抗値を低減するｎ型不純物（若
しくはｐ型不純物）が導入される。

【００２６】前記ソース領域は、図１中、左側において
、ｐ型ウエル領域２の主面部に形成された高い不純物濃
度のｎ＋　型半導体領域７で構成される。このソース領
域として使用されるｎ＋　型半導体領域７には例えば基
準電圧（回路の接地電圧０［Ｖ］）が印加される。ｎ＋
　型半導体領域７は、ソース領域の抵抗値を低減して相
互コンダクタンスを高めることを目的として、又配線（
１０）とのオーミック接続を行うことを目的として、例
えばＡｓを使用し、１０１６〜１０１７［ａｔｏｍｓ／
ｃｍ２］程度の高い不純物濃度（ドーズ量）に設定され
る。

【００２７】前記ドレイン領域は、図１中、右側におい
て、ｐ型ウエル領域２の主面部に形成された高い不純物
濃度のｎ＋　型半導体領域７及び低い不純物濃度のｎ型
半導体領域４で構成される。

【００２８】このドレイン領域として使用される高い不
純物濃度のｎ＋　型半導体領域７は、前記素子分離絶縁
膜３で周囲を囲まれた領域内からｎ型不純物を導入して
形成され、前述のソース領域として使用される高い不純
物濃度のｎ＋　型半導体領域７と実質的に同一の不純物
濃度（同一製造プロセス）で形成される。つまり、抵抗
値の低減による相互コンダクタンスの向上、又はオーミ
ック接続を目的として高い不純物濃度に設定される。こ
のドレイン領域の高い不純物濃度のｎ＋　型半導体領域
７は高い電源電圧（例えば３０［Ｖ］）が印加される。

【００２９】前記ドレイン領域として使用される低い不
純物濃度のｎ型半導体領域４は、素子分離絶縁膜３下に
おいて、高い不純物濃度のｎ＋　型半導体領域７の周囲
に沿って、その周囲の全域を取り囲んで構成される。低
い不純物濃度のｎ型半導体領域４は、素子分離絶縁膜３
の端部（バーズビーク部分）、ｐ型ウエル領域２の素子
分離絶縁膜３下のｎ型反転し易い領域の夫々において、
ドレイン領域とｐ型ウエル領域２との間のｐｎ接合部に
形成される空乏層の伸びを大きくし、この領域のｐｎ接
合耐圧を高められる。つまり、低い不純物濃度のｎ型半
導体領域４は、ドレイン領域の接合耐圧が、ドレイン領
域の側面周囲（領域４が構成される部分）で決定される
のではなく、ドレイン領域の底面（配線１０の真下の領
域）で決定される構造で構成される。

【００３０】また、低い不純物濃度のｎ型半導体領域４
は、チャネル形成領域とドレイン領域の高い不純物濃度
のｎ＋　型半導体領域７との間において、素子分離絶縁
膜３を介在し、表面がこの素子分離絶縁膜３の下面に沿
って構成される。素子分離絶縁膜３はｐ型ウエル領域２
の主面から酸化し、一般的に、ｐ型ウエル領域２の酸化
前の主面を基準とした場合、約６対４の割合で素子分離
絶縁膜３の下面の位置までの寸法が表面の位置までの寸
法に比べて大きくなる。この素子分離絶縁膜３の下面の
位置はチャネル形成領域に比べて深くなり、したがって
、低い不純物濃度のｎ型半導体領域４のチャネル形成領
域から高い不純物濃度のｎ＋　型半導体領域７までの間
の表面上の離隔距離（電流経路）は大きくなる。つまり
、低い不純物濃度のｎ型半導体領域４は、ドレイン領域
とチャネル形成領域との間に形成されるｐｎ接合部から
ドレイン領域内への空乏層の伸びをさらに大きくでき、
この空乏層の伸びの増加に相当する分、ｐｎ接合耐圧を
高められる。低い不純物濃度のｎ型半導体領域４は例え
ばＰを使用し、１０１２［ａｔｏｍｓ／ｃｍ２］程度の
低い不純物濃度（ドーズ量）に設定される。

【００３１】このように構成される高耐圧の電界効果ト
ランジスタＴｒのドレイン領域の低い不純物濃度のｎ型
半導体領域４の上部には、チャネル形成領域と高い不純
物濃度のｎ＋　型半導体領域７との間において、素子分
離絶縁膜３を介在し、電流制御用ゲート電極（ＧＣ　）
６Ｃが構成される。この電流制御用ゲート電極６Ｃは、
前記ゲート電極６と同一導電層（又は別の導電層で同一
導電材若しくは別の導電材でもよい）で形成され、この
ゲート電極６に対して電気的に独立に構成される。

【００３２】前記高耐圧の電界効果トランジスタＴｒ及
びその電流制御用ゲート電極６Ｃに接続される電圧制御
回路１１の構成を図２（概略回路図）に示す。図２に示
すように、高耐圧の電界効果トランジスタＴｒのゲート
電極（Ｇ）はゲート端子ＳＧを介在して図示しない前段
論理回路に接続される。つまり、高耐圧の電界効果トラ
ンジスタＴｒは前段論理回路で動作（ＯＮ）、非動作（
ＯＦＦ）のいずれかに制御される。前記前段論理回路は
例えば相補型ＭＩＳＦＥＴ（ＣＭＯＳ）で構成される。

【００３３】前記電圧制御回路１１は並列接続経路（本
実施例では４経路）、夫々並列に挿入され順次抵抗値を
高く設定した抵抗素子Ｒ１　，Ｒ２　，Ｒ３　及びいず
れかの並列接続経路を選択するスイッチ素子Ｓ１　，Ｓ
２　，Ｓ３　，Ｓ４　を主体に構成される。この電圧制
御回路１１は、並列接続経路のいずれかを通して、制御
電源ＶＣ　から選択された並列接続経路の抵抗素子Ｒの
抵抗値に応じた段階的な（リニア的な）電圧のうちの１
つを電流制御用ゲート電極６Ｃに供給できる。

【００３４】この電圧制御回路１１から電流制御用ゲー
ト電極６Ｃに供給される電圧は、高耐圧の電界効果トラ
ンジスタＴｒの動作時に、ドレイン領域の低い不純物濃
度のｎ型半導体領域４の表面に電界効果に基づき反転層
を形成し、この領域の抵抗値を低減できる。

【００３５】前記高耐圧の電界効果トランジスタＴｒの
ソース領域、ドレイン領域の夫々として使用される高い
不純物濃度のｎ＋　型半導体領域７には配線１０が接続
される。配線１０は、層間絶縁膜８の表面上に形成され
、この層間絶縁膜８に形成された接続孔９を通してソー
ス領域、ドレイン領域の夫々に接続される。配線１０は
例えばアルミニウム合金膜（Ａｌ−Ｓｉ膜）で形成され
る。

【００３６】このように、高耐圧の電界効果トランジス
タＴｒのドレイン領域（Ｄ）が、素子分離絶縁膜３で周
囲を囲まれた領域内から形成された高い不純物濃度のｎ
＋　型半導体領域７、前記素子分離絶縁膜３下であって
前記高い不純物濃度のｎ＋　型半導体領域７の周囲を囲
む領域に形成された、高い不純物濃度のｎ＋　型半導体
領域７と同一導電型でかつそれに比べて低い不純物濃度
を有するｎ型半導体領域４の夫々で構成される半導体装
置において、前記電界効果トランジスタＴｒのドレイン
領域の低い不純物濃度のｎ型半導体領域４上に、素子分
離絶縁膜３を介在し、電界効果トランジスタＴｒの動作
時に低い不純物濃度のｎ型半導体領域４の表面に反転層
を形成する、電流制御用ゲート電極（ＧＣ　）６Ｃを構
成する。 この構成により、前記電界効果トランジスタＴｒのドレ
イン領域の低い不純物濃度のｎ型半導体領域４の不純物
濃度が低く設定され、ドレイン領域とこのドレイン領域
の周囲のチャネル形成領域及びそれ以外の領域とのｐｎ
接合部に形成される空乏層の伸びを増加できるので、接
合耐圧を高め、電界効果トランジスタＴｒの高耐圧化が
図れ、又、前記素子分離絶縁膜３の下面はチャネル形成
領域よりも深い位置に設定され、前記ドレイン領域の低
い不純物濃度のｎ型半導体領域４の表面が素子分離絶縁
膜３の下面に沿ってチャネル形成領域と高い不純物濃度
のｎ＋　型半導体領域７との間の離隔距離（電流経路）
を増加できるので、ｐｎ接合部に形成される空乏層の伸
びを増加し、より接合耐圧を高め、電界効果トランジス
タＴｒの高耐圧化が図れるとともに、前記電界効果トラ
ンジスタＴｒの動作時、電流制御用ゲート電極６Ｃから
の電界効果で、ドレイン領域の低い不純物濃度のｎ型半
導体領域４の表面に反転層を形成し、低い不純物濃度の
ｎ型半導体領域４の抵抗値を低減できるので、ソース領
域−ドレイン領域間に流れる電流の相互コンダクタンス
（ｇｍ）を向上し、電界効果トランジスタＴｒの駆動能
力を向上できる。

【００３７】また、電界効果トランジスタＴｒのドレイ
ン領域が、高い不純物濃度のｎ＋　型半導体領域７、こ
の高い不純物濃度のｎ＋　型半導体領域７とチャネル形
成領域との間に形成された、前記高い不純物濃度のｎ＋
　型半導体領域７と同一導電型でかつそれに比べて低い
不純物濃度のｎ型半導体領域４の夫々で構成される半導
体装置において、前記電界効果トランジスタＴｒのドレ
イン領域の低い不純物濃度のｎ型半導体領域４上に、素
子分離絶縁膜３を介在し、チャネル形成領域上にゲート
絶縁膜５を介在して配置されるゲート電極６に対して電
気的に独立に形成された電流制御用ゲート電極６Ｃを構
成し、この電流制御用ゲート電極６Ｃに、それに供給さ
れる電圧をリニア的に制御し、電界効果トランジスタＴ
ｒの動作時に低い不純物濃度のｎ型半導体領域４の表面
に反転層を形成する、電圧制御回路１１を接続する。こ
の構成により、前記作用効果の他に、前記電圧制御回路
１１で供給される電圧に応じて、電界効果トランジスタ
Ｔｒのソース領域−ドレイン領域間に流れる電流量をリ
ニア的に制御できるので、この電界効果トランジスタＴ
ｒの駆動能力を目的に応じて自由に設定できる。

【００３８】（実　施　例　２）本実施例２は、前記高
耐圧の電界効果トランジスタの他の構造について説明す
る、本発明の第２実施例である。

【００３９】本発明の実施例２である半導体装置に搭載
された高耐圧の電界効果トランジスタの構成を図３乃至
図５（要部断面図）で示す。

【００４０】図３に示す高耐圧の電界効果トランジスタ
Ｔｒは、ドレイン領域の低い不純物濃度のｎ型半導体領
域４の上部に素子分離絶縁膜３に比べて薄い膜厚例えば
ゲート絶縁膜５と同一の膜厚で形成される絶縁膜５を介
して電流制御用ゲート電極６Ｃが構成される。この高耐
圧の電界効果トランジスタＴｒは、前述の実施例１の作
用効果の他に、電流制御用ゲート電極６Ｃからの電界効
果が増強されるので、ドレイン領域の低い不純物濃度の
ｎ型半導体領域４の抵抗値をより低減できる。

【００４１】また、図４に示す高耐圧の電界効果トラン
ジスタＴｒは、ゲート電極６、電流制御用ゲート電極６
Ｃの夫々が一体に構成される（電気的に接続される）。

【００４２】また、図５に示す高耐圧の電界効果トラン
ジスタＴｒは、ドレイン領域と同様に、ソース領域に低
い不純物濃度のｎ型半導体領域４及び電流制御用ゲート
電極６Ｃが構成される。

【００４３】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論である
。

【００４４】例えば、本発明は、ｐチャネル導電型の高
耐圧の電界効果トランジスタを有する半導体装置に適用
できる。

【００４５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００４６】高耐圧の電界効果トランジスタを有する半
導体装置において、前記電界効果トランジスタの高い接
合耐圧を確保できるとともに、駆動能力を向上できる。

【００４７】前記高耐圧の電界効果トランジスタを有す
る半導体装置において、前記電界効果トランジスタの駆
動能力を自由に設定できる。

【図面の簡単な説明】

【図１】本発明の実施例１である高耐圧の電界効果トラ
ンジスタの要部断面図。

【図２】本発明の実施例２である高耐圧の電界効果トラ
ンジスタの要部断面図。

【図３】他の例の高耐圧の電界効果トランジスタの要部
断面図。

【図４】他の例の高耐圧の電界効果トランジスタの要部
断面図。

【図５】他の例の高耐圧の電界効果トランジスタの要部
断面図。

【符号の説明】

１…半導体基板、２…ウエル領域、３…素子分離絶縁膜
、４，７…半導体領域、５…ゲート絶縁膜、６，Ｃ…ゲ
ート電極、６Ｃ，ＧＣ　…電流制御用ゲート電極、１１
…電圧制御回路、Ｔｒ…電界効果トランジスタ、Ｒ…抵
抗素子、Ｓ…スイッチ素子。

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　電界効果トランジスタのドレイン領域
   が、素子分離絶縁膜で周囲を囲まれた領域内から形成さ
   れた高い不純物濃度の第１半導体領域、前記素子分離絶
   縁膜下であって前記第１半導体領域の周囲を囲む領域に
   形成された、前記第１半導体領域と同一導電型でかつ第
   １半導体領域に比べて低い不純物濃度を有する第２半導
   体領域の夫々で構成される半導体装置において、前記電
   界効果トランジスタのドレイン領域の第２半導体領域上
   に、素子分離絶縁膜を介在し、電界効果トランジスタの
   動作時に第２半導体領域の表面に反転層を形成する、電
   流制御用ゲート電極を構成したことを特徴とする半導体
   装置。
2. 【請求項２】　　電界効果トランジスタのドレイン領域
   が、高い不純物濃度の第１半導体領域、この第１半導体
   領域とチャネル形成領域との間に形成された、前記第１
   半導体領域と同一導電型でかつ第１半導体領域に比べて
   低い不純物濃度を有する第２半導体領域の夫々で構成さ
   れる半導体装置において、前記電界効果トランジスタの
   ドレイン領域の第２半導体領域上に、絶縁膜を介在し、
   チャネル形成領域上にゲート絶縁膜を介在して配置され
   るゲート電極に対して電気的に独立に形成された電流制
   御用ゲート電極を構成し、この電流制御用ゲート電極に
   、それに供給される電圧をリニア的に制御し、電界効果
   トランジスタの動作時に第２半導体領域の表面に反転層
   を形成する、電圧制御回路を接続したことを特徴とする
   半導体装置。