JPH04331598A - タイムスロットシフト回路 - Google Patents
タイムスロットシフト回路Info
- Publication number
- JPH04331598A JPH04331598A JP10113291A JP10113291A JPH04331598A JP H04331598 A JPH04331598 A JP H04331598A JP 10113291 A JP10113291 A JP 10113291A JP 10113291 A JP10113291 A JP 10113291A JP H04331598 A JPH04331598 A JP H04331598A
- Authority
- JP
- Japan
- Prior art keywords
- time slot
- memory
- time slots
- clock
- elastic memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 5
Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はタイムスロットシフト回
路に関し、特に交換機のハイウェイのタイムスロットシ
フト回路に関する。
路に関し、特に交換機のハイウェイのタイムスロットシ
フト回路に関する。
【０００２】
【従来の技術】交換機のハイウェイとしては、８ビット
×３２タイムスロットからなる２Ｍハイウェアがあり、
従来のタイムスロットシフト回路は、図２に示すように
、８ビットシフトレジスタの集積回路をシフトさせたい
タイムスロット数だけ直列に接続することによって実現
している。
×３２タイムスロットからなる２Ｍハイウェアがあり、
従来のタイムスロットシフト回路は、図２に示すように
、８ビットシフトレジスタの集積回路をシフトさせたい
タイムスロット数だけ直列に接続することによって実現
している。
【０００３】
【発明が解決しようとする課題】この従来のタイムスロ
ットシフト回路では、シフトさせたいタイムスロット数
だけシフトレジスタ（集積回路）が必要なため、シフト
タイムスロット数が大きな場合は回路量が大きくなる問
題点があった。
ットシフト回路では、シフトさせたいタイムスロット数
だけシフトレジスタ（集積回路）が必要なため、シフト
タイムスロット数が大きな場合は回路量が大きくなる問
題点があった。
【０００４】
【課題を解決するための手段】本発明のタイムスロット
シフト回路は、交換機のハイウェア上の情報が設定され
たタイムスロットを別のタイムスロット位置にシフトす
るタイムスロットシフト回路において、前記ハイウェイ
の全タイムスロット数に相当するビット数のメモリと書
き込みカウンタと読み出しカウンタとを１つの集積回路
パッケージに搭載し、書き込みクロック及び読み出しク
ロックに基づき前記情報の入力及び出力をそれぞれ独立
に行うエラスティックメモリを備えている。
シフト回路は、交換機のハイウェア上の情報が設定され
たタイムスロットを別のタイムスロット位置にシフトす
るタイムスロットシフト回路において、前記ハイウェイ
の全タイムスロット数に相当するビット数のメモリと書
き込みカウンタと読み出しカウンタとを１つの集積回路
パッケージに搭載し、書き込みクロック及び読み出しク
ロックに基づき前記情報の入力及び出力をそれぞれ独立
に行うエラスティックメモリを備えている。
【０００５】
【実施例】次に本発明について図面を参照して説明する
。
。
【０００６】図１（Ａ）は本発明の一実施例のブロック
図である。エラスティックメモリ１は、１つの集積回路
パッケージに搭載された２５６ビットのエラスティック
メモリであり、書き込みクロック，読み出しクロックに
基づいて８ビット×３２タイムスロットからなる２Ｍハ
イウェイの入力信号がｎタイムスロットだけシフトされ
出力される。書き込み制御部２は、エラスティックメモ
リ１に対する書き込みクロック，書き込みカウンタリセ
ット信号を作成する。読み出し制御部３は同様に、読み
出しクロック，読み出しカウンタリセット信号を作成す
る。
図である。エラスティックメモリ１は、１つの集積回路
パッケージに搭載された２５６ビットのエラスティック
メモリであり、書き込みクロック，読み出しクロックに
基づいて８ビット×３２タイムスロットからなる２Ｍハ
イウェイの入力信号がｎタイムスロットだけシフトされ
出力される。書き込み制御部２は、エラスティックメモ
リ１に対する書き込みクロック，書き込みカウンタリセ
ット信号を作成する。読み出し制御部３は同様に、読み
出しクロック，読み出しカウンタリセット信号を作成す
る。
【０００７】図１（Ｂ）はエラスティックメモリ１のタ
イムスロットシフト動作の原理図である。エラスティッ
クメモリ１は、２５６（８×３２）ビットのメモリとこ
のメモリのアドレスを指定する書き込みカウンタ及び読
み出しカウンタとを持ち、それぞれのカウンタは独立に
、カウンタリセット信号およびカウントアップ用のクロ
ック信号を有する。従って入力／出力は、非同期に（独
立）に書き込み／読み出しが可能である。このため図１
（Ｂ）に示すように、書き込み／読み出しクロックは同
じにして、書き込みカウンタがタイムスロットｎの先頭
に来た時、読み出しカウンタをリセットしてやれば、読
み出しカウンタは書き込みカウンタよりｎタイムスロッ
ト分だけ遅れて動作し、結果的に入力信号はｎタイムス
ロットだけ後方にシフトされて出力される（ただし、実
際にはエラスティックメモリの出力遅延により、さらに
読み出しクロックの４クロック分遅れて出力される。）
。
イムスロットシフト動作の原理図である。エラスティッ
クメモリ１は、２５６（８×３２）ビットのメモリとこ
のメモリのアドレスを指定する書き込みカウンタ及び読
み出しカウンタとを持ち、それぞれのカウンタは独立に
、カウンタリセット信号およびカウントアップ用のクロ
ック信号を有する。従って入力／出力は、非同期に（独
立）に書き込み／読み出しが可能である。このため図１
（Ｂ）に示すように、書き込み／読み出しクロックは同
じにして、書き込みカウンタがタイムスロットｎの先頭
に来た時、読み出しカウンタをリセットしてやれば、読
み出しカウンタは書き込みカウンタよりｎタイムスロッ
ト分だけ遅れて動作し、結果的に入力信号はｎタイムス
ロットだけ後方にシフトされて出力される（ただし、実
際にはエラスティックメモリの出力遅延により、さらに
読み出しクロックの４クロック分遅れて出力される。）
。
【０００８】
【発明の効果】以上説明したように本発明は、交換機の
ハイウェイの全タイムスロット数に相当するビット数の
メモリを１つの集積回路に搭載したエラスティックメモ
リを用いることにより、同一の回路構成で任意のシフト
量を設定することができ、大きなタイムスロット数（４
以上）のシフト動作が必要な場合は、従来の１タイムス
ロット数に相当するビット数のシフトレジスタの集積回
路を複数個直列に用いた回路に比べて回路量を小さくす
ることができる。
ハイウェイの全タイムスロット数に相当するビット数の
メモリを１つの集積回路に搭載したエラスティックメモ
リを用いることにより、同一の回路構成で任意のシフト
量を設定することができ、大きなタイムスロット数（４
以上）のシフト動作が必要な場合は、従来の１タイムス
ロット数に相当するビット数のシフトレジスタの集積回
路を複数個直列に用いた回路に比べて回路量を小さくす
ることができる。
【図１】図１（Ａ）は本発明の一実施例のブロック図で
あり、図１（Ｂ）はタイムスロット・シフト動作の原理
図である。
あり、図１（Ｂ）はタイムスロット・シフト動作の原理
図である。
【図２】従来の回路のブロック図である。
１ エラスティックメモリ
２ 書き込み制御部
３ 読み出し制御部
Claims (1)
- 【請求項１】 交換機のハイウェア上の情報が設定さ
れたタイムスロットを別のタイムスロット位置にシフト
するタイムスロットシフト回路において、前記ハイウェ
イの全タイムスロット数に相当するビット数のメモリと
書き込みカウンタと読み出しカウンタとを１つの集積回
路パッケージに搭載し、書き込みクロック及び読み出し
クロックに基づき前記情報の入力及び出力をそれぞれ独
立に行うエラスティックメモリを備えることを特徴とす
るタイムスロットシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10113291A JPH04331598A (ja) | 1991-05-07 | 1991-05-07 | タイムスロットシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10113291A JPH04331598A (ja) | 1991-05-07 | 1991-05-07 | タイムスロットシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04331598A true JPH04331598A (ja) | 1992-11-19 |
Family
ID=14292556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10113291A Pending JPH04331598A (ja) | 1991-05-07 | 1991-05-07 | タイムスロットシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04331598A (ja) |
-
1991
- 1991-05-07 JP JP10113291A patent/JPH04331598A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63276795A (ja) | 可変長シフトレジスタ | |
| US5406132A (en) | Waveform shaper for semiconductor testing devices | |
| KR20040010756A (ko) | 선입 선출 메모리 시스템 및 그 방법 | |
| US4691302A (en) | Circuit arrangement comprising a matrix-shaped memory arrangement for variably adjustable delay of digital signals | |
| JPS61194910A (ja) | デイジタル信号遅延用回路装置 | |
| JPS6257190A (ja) | デイジタル信号遅延用回路装置 | |
| JPH04331598A (ja) | タイムスロットシフト回路 | |
| US4020362A (en) | Counter using an inverter and shift registers | |
| JPS61194909A (ja) | デイジタル信号遅延用回路装置 | |
| KR0176845B1 (ko) | 마이크로컴퓨터의 입출력포트 확장 방법 및 회로 | |
| JPH0421883B2 (ja) | ||
| KR200155054Y1 (ko) | 카운터 회로 | |
| US5381378A (en) | Semiconductor memory device | |
| JPS6132758B2 (ja) | ||
| JP3130343B2 (ja) | データ位相変換方式 | |
| JP2667702B2 (ja) | ポインタリセット方式 | |
| JPS6175380A (ja) | クロツク切換回路 | |
| SU1182535A1 (ru) | Устройство для вывода информации | |
| JPS61288636A (ja) | フレ−ム変換回路 | |
| JPH1098397A (ja) | インタリーバ | |
| JPS626481A (ja) | 可変長シフトレジスタ | |
| JPS63276915A (ja) | タイミング信号発生回路 | |
| JPH0667769A (ja) | シングルチップマイクロコンピュータ | |
| JPS62285299A (ja) | フレキシブルシフトレジスタ | |
| JPS61126821A (ja) | ロジツクｌｓｉ回路 |