JPH04330727A - パターン形成方法 - Google Patents

パターン形成方法

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JPH04330727A
JPH04330727A JP3100805A JP10080591A JPH04330727A JP H04330727 A JPH04330727 A JP H04330727A JP 3100805 A JP3100805 A JP 3100805A JP 10080591 A JP10080591 A JP 10080591A JP H04330727 A JPH04330727 A JP H04330727A
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JP
Japan
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film
resist pattern
resist
pattern
sectional
Prior art date
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Pending
Application number
JP3100805A
Other languages
English (en)
Inventor
Naoki Sano
直樹 佐野
Toshiyuki Samejima
俊之 鮫島
Masateru Hara
昌輝 原
Setsuo Usui
碓井 節夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
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Filing date
Publication date
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Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体装置の製造プロ
セスにおいて用いられるパターン形成方法に関する。
【0002】
【従来の技術】従来、この種のパターン形成方法として
は、図17〜図19に示すようなリフトオフ法が知られ
ている。この方法は、例えば、図17に示すように、基
板1上にアンダーカットのあるレジスト2をパターニン
グし、次に、レジスト2よりも膜厚の薄い金属膜3を、
例えばスパッタリング等の技術を用いて全面に被着させ
る(図18)。なお、被着させる膜は、目的に応じて金
属以外の導電性材料や絶縁材料等の各種材料が適用可能
である。
【0003】次に、レジスト2を溶媒で溶解させて除去
することにより、これに伴ってレジスト2上に堆積され
た金属膜3も同時に除去し、基板1上に所定パターンの
金属膜3を形成しようというものである(図19)。
【0004】しかしながら、上記したように、レジスト
2にアンダーカットを形成して、基板1上の金属膜3と
レジスト2上の金属膜3との分離を図ったにも拘らず、
実際には、レジスト2の側壁にも金属膜3の付着が起り
(図18)、これが残渣してしまうことにより、リフト
オフを困難ならしめる要因となっている(図19)。
【0005】これに対する改善策として、特公平1−1
9256号公報に記載された技術が知られている。即ち
、この技術は、80KHZ〜200KHZの高周波の超
音波振動を印加して残渣物破壊を行なうものである。た
だし、その前処理工程として、20〜50KHZの超音
波をかけるか、あるいは、レジストの良溶媒と貧溶媒の
混液を用いてレジストを膨潤させるかの方法をとる必要
がある。
【0006】
【発明が解決しようとする課題】しかしながら、上記し
た前処理工程は、補助的効果を有するものの、実質的に
は高周波の超音波印加によりリフトオフの効果が認めら
れるものであり、この高周波の超音波印加は、不要膜破
壊に効果をもったとしても、所望パターンとして残すべ
き膜や下地膜,基板等へ損傷を及ぼす問題がある。また
、この従来技術では、アンダーカットを有さないレジス
ト上の膜のリフトオフには、十分な効果を得られない問
題があった。
【0007】本発明は、このような従来の問題点に着目
して創案されたものであって、残渣物の除去を確実なも
のとなし、しかもプロセスの簡単なパターン形成方法を
得んとするものである。
【0008】
【課題を解決するための手段】そこで、本発明は、基体
上にレジストパターンを形成した後、全面に所定の膜を
形成し、前記レジストパターンを加熱処理により膨張さ
せ、その後前記レジストパターンを除去して前記所定の
膜をパターニングすることを、その解決方法としている
【0009】
【作用】レジストパターンに加熱処理を施して膨張させ
ることにより、レジストパターン側壁に付着した残渣物
等の不要膜のみを破壊し、これら不要膜の除去を容易且
つ確実なものとする。
【0010】
【実施例】以下、本発明に係るパターン形成方法の詳細
を図面に示す実施例に基づいて説明する。
【0011】(第1実施例)図1〜図3は、本発明の第
1実施例の各工程を示している。
【0012】本実施例は、先ず、基体としての層間絶縁
膜10上にレジストを塗布し、露光・現像を施してパタ
ーニングを行ないレジストパターン11を層間絶縁膜1
0上に残す。このレジストパターン11の膜厚は、後記
する所定の膜が成膜される際に膜切れを起すように厚く
形成しておく。次に、このようなレジストパターン11
の形成された層間絶縁膜10全面に、所定の膜としての
例えばアルミニウム膜12をスパッタリング等の技術を
用いて成膜する(図1)。このように、アルミニウム膜
12を成膜させた場合、レジストパターン側壁にアルミ
ニウムでなる残渣膜12aが付着する。
【0013】次に、レジストパターン11に、貧溶媒と
しての水を浸み込ませ、その後100℃程度の加熱処理
を行なう。この加熱処理に伴ない、レジストパターン1
1中に含浸された水は気化して体積膨張を起し、レジス
トパターン11を図2に示すように膨張させる。なお、
このような加熱処理は、レジストパターン11側壁の残
渣12aからの溶媒の浸み込みを促進させると共に、レ
ジストからの排出ガス(N2等)の圧力を高める作用が
ある。このようなレジストパターン11の膨張によって
、残渣膜12aは細かく破壊されると共に、レジストパ
ターン11上に成膜された、不要となるアルミニウム膜
12も、破壊を受け除去し易い状態となる。
【0014】次に、レジストパターン11を、除去用溶
液を用いて溶解・除去することにより、アルミニウム膜
12のパターンが完成する。
【0015】本実施例において用いられるレジストは、
ポジ型,ネガ型のどちらでも用いることが可能である。
【0016】また、本実施例においては、特に、レジス
トパターン11に浸み込ませた溶媒(水)を沸点(10
0℃)近くまで加熱したため、気化した溶媒の圧力でレ
ジストパターン11上の不要膜(アルミニウム膜12)
を破壊させることができ、リフトオフの効果が高い。ま
た、レジストパターン11を除去するには超音波洗浄は
有効であるが、特に80KHZ以上の超音波を印加する
必要はない。
【0017】(第2実施例)図4〜図7は、本発明を液
晶ディスクプレイ素子(LCD)における透明電極(I
TO)のパターン形成に適用した第2実施例を示してい
る。
【0018】本実施例は、ガラス基板20上に透明絶縁
膜であるシリコンナイトライド(SiNx)膜21を形
成し、その上にポジ型レジストを塗布し、露光・現像を
施して、図4に示すようなレジストパターン22を形成
する。
【0019】次に、図5に示すように、レジストパター
ン22をマスクとして、シリコンナイトライド膜21を
エッチングする。その後、ITO(IndiumTin
Oxide)膜23を、例えばスパッタ法により成膜す
る(図6)。斯るITO膜23の成膜時においても、レ
ジストパターン22の側壁に残渣膜23aが形成される
【0020】次に、上記実施例と同様に、貧溶媒として
の水をレジストパターン22に浸み込ませ、その後10
0℃程度の加熱処理を施し、レジストを膨張させる。こ
れにより、不要膜である残渣膜23a及びレジストパタ
ーン22上のITO膜23を破壊する。
【0021】次に、図7に示すように、レジストパター
ンの除去を行ない、同時に不要膜も除去することにより
、平坦性を有するパターン構造を形成することができる
。このため、液晶ディスプレイ素子の液晶配向を良好に
し、高性能化することができる。
【0022】なお、この種の液晶ディスプレイ素子にお
ける透明電極(ITO)の従来のパターン形成方法は、
ガラス基板上にITO膜を成膜した後、エッチングによ
りパターニングを行なっており、ITO膜の厚みによる
段差が後工程にも反映し、平坦性を得られるものではな
かった。このため、液晶の厚さの均一性が厳しく要求さ
れる液晶ディスプレイ素子においては、上記した平坦性
が望まれていた。
【0023】(第3実施例)図8〜図10は、本発明を
液晶ディスプレイ素子におけるボトムゲート型TFTの
形成に適用した第3実施例を示している。
【0024】本実施例においては、ガラス基板30の上
に、シリコンナイトライド(SiNx)膜31を形成し
、次に、上記第2実施例と同様の手続きでクロム(Cr
)でなるゲート電極32を形成する。この状態でシリコ
ンナイトライド膜31とゲート電極32とは平坦に形成
される(図8)。
【0025】次に、図9に示すように、シリコンナイト
ライド膜31とゲート電極32の上に絶縁膜33を形成
した後、ポジ型のフォトレジスト34を塗布し、ガラス
基板30の裏面側からゲート電極32をマスクとして露
光・現像を行ない、図10に示すようなレジストパター
ン34Aを形成する。
【0026】次に、図11に示すように、n型(又はp
型)のアモルファスシリコン(a−Si)膜35を堆積
させる。この際、レジストパターン34Aの側壁には、
上記堆積に伴ない、残渣膜35aが付着する。
【0027】次いで、レジストパターン34Aに貧溶媒
としての水を浸み込ませ、その後、100℃近くまで加
熱を行ない、レジストパターン34Aを図12に示すよ
うに膨張させ、残渣膜35aを細かく破壊させる。そし
て、レジストパターン34Aを除去した後、第2実施例
のITO膜23の形成と同様の手法を用いて、図13に
示すようにシリコン膜36を形成することにより、チャ
ネル領域が形成される。
【0028】なお、前記シリコン膜36は、例えば、ア
モルファスシリコン膜を形成した後、レーザ等を用いて
活性化又は結晶化すればよい。
【0029】以上、各実施例について説明したが、本発
明は、これらに限定されるものではなく、構成の要旨に
付随する各種の設計変更が可能である。
【0030】例えば、上記各実施例においては、レジス
トに貧溶媒として水を用いたが、1種類又は2種類以上
のアルコール(例えばエタノール及びイソプロピルアル
コールの混液)を用いても良好な効果を得ることが可能
であり、また、液体窒素を用いることも可能である。ま
た、レジストパターンへ貧溶媒を浸み込ませるためには
、貧溶媒の高温蒸気に晒すことも加熱として有効である
。さらに、加熱した貧溶媒にレジストパターンを浸す加
熱方法と用いてもよく、この場合、レジストパターンを
急に加熱することになり、不要膜に加わる圧力が瞬時に
大きく変化するため、不要膜を破壊する効果が高くなる
【0031】また、レジストに光分解性がある場合には
、適当な波長の光を選んで、この光に透明である下地若
しくは不要膜の上から照射することにより、その後の加
熱処理によるリフトオフの効果を高めることも可能であ
る。
【0032】さらに、加熱処理方法としては、レジスト
のリンス用液体を高温に加熱して用いることにより、レ
ジストの加熱とリンスを同時に行なってもよい。
【0033】なお、上記第1実施例では、貧溶媒として
水を用いたが、アルミニウム膜と加熱水との化学反応を
確実に回避するために、アルコール系溶媒を用いること
が好ましい。
【0034】この他、本発明は、図14に示すように、
ガラス基板40上にLCDパネルのブラックマトリクス
部分41を形成する場合にも適用することができ、この
ような埋込み構造にすることにより、平坦性が良好で高
コントラスト化され、表示能力を高めることが可能とな
る。同図中、42,43は絶縁膜を示している。
【0035】また、図15は、本発明を液晶用RGBカ
ラーフィルタの形成に適用した例を示しており、上記し
たブラックマトリクス部分の形成方法と同様の手法であ
る。なお、同図中44は、レジストを示している。
【0036】さらに、図16は、2枚マスクTET(薄
膜トランジスタ)の断面図であり、ガラス基板50上に
ITO51,ドーピング層52,絶縁膜53を本発明を
適用して形成した後、次に、アモルファスシリコン層5
4,絶縁膜55,ゲート配線(Al)56を順次積層し
たものである。本例は、ITO51,ドーピング層52
の埋込みによって、段差のないゲート配線56を形成で
きる。このような平坦化構造を有するTFTは、特に、
分子配列オーダーが厳しく要求される配向処理の難しい
強誘電性液晶に適している。
【0037】
【発明の効果】以上の説明から明らかなように、本発明
に係るパターン形成方法にあっては、ポジ型レジストを
用いることも可能となり、しかも逆テーパ状にレジスト
を形成する必要がなく、プロセスを簡単化できる効果が
ある。
【0038】また、本発明によれば、従来エッチングで
しか行なわれていない大面積パターニングを、サブミク
ロンの精度で行なうことを可能にする効果がある。
【0039】さらに、レジストパターンの加熱処理に、
加熱水を用いることができるため、疎水性ポリマーのパ
ターニングを可能にする効果がある。
【0040】また、本発明に用いれば、埋め込み構造を
極めて容易につくることができるため、平坦性の要求さ
れるLCDデバイスへの適用により高性能化が期待され
る。
【0041】特に、本発明においては、上記したように
レジストパターンを逆テーパ状に形成しなくともパター
ニングができるため、1回のレジストプロセスで、エッ
チングとリフトオフを連続して行なうことが可能となる
【図面の簡単な説明】
【図1】第1実施例の工程を示す断面図。
【図2】第1実施例の工程を示す断面図。
【図3】第1実施例の工程を示す断面図。
【図4】第2実施例の工程を示す断面図。
【図5】第2実施例の工程を示す断面図。
【図6】第2実施例の工程を示す断面図。
【図7】第2実施例の工程を示す断面図。
【図8】第3実施例の工程を示す断面図。
【図9】第3実施例の工程を示す断面図。
【図10】第3実施例の工程を示す断面図。
【図11】第3実施例の工程を示す断面図。
【図12】第3実施例の工程を示す断面図。
【図13】第3実施例の工程を示す断面図。
【図14】本発明の適用例の断面図。
【図15】本発明の適用例の断面図。
【図16】本発明の適用例の断面図。
【図17】従来例の工程を示す断面図。
【図18】従来例の工程を示す断面図。
【図19】従来例の工程を示す断面図。
【符号の説明】
11…レジストパターン、12…アルミニウム膜、12
a…残渣膜、20…ガラス基板、21…SiNx膜、2
2…レジストパターン、23…ITO膜。

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】  基体上にレジストパターンを形成した
    後、全面に所定の膜を形成し、前記レジストパターンを
    加熱処理により膨張させ、その後前記レジストパターン
    を除去して前記所定の膜をパターニングすることを特徴
    とするパターン形成方法。
JP3100805A 1991-05-02 1991-05-02 パターン形成方法 Pending JPH04330727A (ja)

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KR1019920007014A KR920022422A (ko) 1991-05-02 1992-04-25 패턴 형성 방법
US09/858,756 US20010022387A1 (en) 1991-05-02 2001-05-16 Pattern forming method for semiconductor manufacturing

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KR (1) KR920022422A (ja)

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