JPH04324736A - 変復調装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、誤り検出機能を有する
変復調装置に関するものである。

【０００２】

【従来の技術】図７に従来の誤り検出機能を備えた変復
調装置の構成を示す。

【０００３】図７において、変復調装置は送信時に送信
データＴＸＤをＨＤＬＣフオーマツトに従いＨＤＬＣフ
レーミング部１１０でフレーミングし、誤り制御用のＦ
ＣＳ（Ｆｒａｍｅ　　Ｃｈｅｃｋ　　Ｓｅｑｕｅｎｃｅ
）を付加し、変調処理を行い、受信側へ送信する。

【０００４】また、受信時には受信した信号を復調処理
してＨＤＬＣフオーマツトに従ってデイフレーミング部
１０８でデイフレーミングし、受信データとＦＣＳを定
められた誤り検出用の生成多項式で割算する。この割算
の結果と２進データ０００｜１１０１｜００００｜１１
１とを比較して等しければ誤りなし、一致しない場合は
誤り有りと判断するＣＲＣ（Ｃｙｃｌｉｃ　　Ｒｅｄｏ
ｎｄｕｒｃｙＣｈｅｃｋ）方式を用いている。

【０００５】この演算の結果、誤り有りと判断されると
、ＨＤＬＣデイフレーミング部１０８は、誤り情報とし
てＥＲＲＯＲデータを１フレーム毎にインターフエース
レジスタ１０１に書き込む。ホストプロセツサはフレー
ムを受信する度に、誤りの有無をインターフエースレジ
スタに書き込まれたＥＲＲＯＲデータを読出すことによ
って確認し、誤りが有る場合は、そのフレーム番号を記
憶する。そして１ブロツク分のデータを受信後に再送要
求として部分ページ要求信号であるＰＰＲ信号（Ｇ３フ
アクシミリの誤り訂正モードの再送要求信号）を構成し
、通常の送信動作と同様の手順にて再送要求の処理を行
なっている。

【０００６】

【発明が解決しようとしている課題】しかしながら上記
従来例では、誤り検出結果が、１フレーム毎にインター
フエースレジスタ１０１に書き込まれ、ホストプロセツ
サ１００は１ブツク受信後の再送要求を行なうために、
１フレーム受信毎に誤りの有無を確認しなければならな
いという欠点がある。

【０００７】また再送としてＧ３フアクシミリの誤り訂
正モード（ＥＣＭ）通信を考えた場合に、誤りが有ると
、そのフレーム番号を記憶しておき、再送要求時に部分
ページ要求信号ＰＰＲに続けてフアクシミリ情報フイー
ルドＦＩＦを構成するため、ホストプロセツサで、エラ
ーの有ったフレームを１、エラーのないフレームを０と
したビツト列を生成しなければならないために、制御処
理が複雑になるという欠点がある。

【０００８】

【課題を解決するための手段及び作用】本発明は前述の
課題を解決することを目的として成されたもので、前述
の課題を解決する一手段として以下の構成を備える。

【０００９】即ち、受信データにおける伝送誤りの有無
を記憶する第１の記憶手段と、受信データ中の伝送誤り
のあるフレーム番号を記憶する第２の誤り記憶手段と、
前記第１の誤り記憶手段及び第２の誤り記憶手段に記憶
された情報に基づいて所定のフオーマツトの再送要求信
号を作成する信号作成手段とを備えることにより、外部
のコントローラからの簡単な指令で再送要求信号を送出
可能とし、外部コントローラの制御負荷を大幅に軽減で
きる変復調装置を提供するものである。

【００１０】

【実施例】以下、図面を参照して本発明の一実施例を詳
細に説明する。

【００１１】図１は、本実施例の変復調装置の構成を示
したブロツク図である。

【００１２】図においてホストプロセツサ１００は例え
ばフアクシミリ装置など本実施例の変復調装置１を含む
装置全体（操作部１００ａ、リーダ１００ｂ、プリンタ
１００ｃ）を制御し、変復調装置１とはインターフエー
スレジスタ１０１を介してデータの送受信を行っている
。又ホストプロセツサ１００は、通信シーケンス及び画
像データの符号化、復号化処理も行なう。ＰＰＲーＦＩ
Ｆ作成部１０２は、再送要求時のＰＰＲ信号（ＥＣＭの
再送要求信号）及びフアクシミリ情報フイールドＦＩＦ
を生成し、その出力は制御コードレジスタ１０３のシリ
アル入力端子ＳＩに接続されている。また制御コードレ
ジスタ１０３のパラレル入力端子ＰＩへの入力は、イン
タフエースレジスタ１０１及びデータバス１１２を介し
てホストプロセツサ１００から直接書込みが可能である
。そして制御コードレジスタ１０３の出力はセレクタ１
０５の入力の一つである入力Ｃに接続される。

【００１３】セレクタ１０５において入力Ｂにはメツセ
ージ確認信号であるＭＣＦ信号（ＥＣＭでは１ブロツク
が６４ｋバイトで２５６フレームのデータ単位で画情報
の通信が行なわれ、その１ブロツクの受信が正常に行な
われたことを示す信号）を発生するＭＣＦ発生部１０４
が接続され、また入力Ａにはインタフエースレジスタ１
０１を介してホストプロセツサ１００からの送信データ
ＴＸＤを運ぶデータ送信ライン１１５が接続される。

【００１４】セレクタ１０５は制御端子Ｃ１、Ｃ２への
制御信号に従いＡ、Ｂ及びＣの３つの入力の内の任意の
１つを選択し、選択した信号を出力する。即ち、制御端
子Ｃ１、Ｃ２をアクテイブにする信号をＯＮとし、それ
とは逆の場合をＯＦＦとすると、インタフエースレジス
タ１０１からの再送要求信号を伝送する信号線１１６が
接続される制御端子Ｃ１がＯＦＦでＣ２を制御するラツ
チ部１０７からの出力もＯＦＦのとき入力Ａが選択され
、通常の送信データであるＴＸＤが出力される。また再
送要求信号がＯＮ、即ちＣ１がＯＮで、Ｄ２がＯＦＦの
ときは受信データブロツクにエラーがなかった場合であ
り、入力Ｂ、つまりＭＣＦ発生部１０４の出力が選択さ
れる。

【００１５】一方、制御端子Ｃ１とＣ２がＯＮの時、即
ち受信データブロツクにエラーがあった場合には、入力
Ｃつまり制御コードレジスタ１０３の出力が選択される
。そしてセレクタ１０５の出力はＨＤＬＣフレーミング
部１１０に入力されそこで０挿入やフラグパターン、固
定アドレスフイールド（ＦＦ）、ＦＣＳ及び最終フレー
ムとしてのフラグパターンを付加して変調部１１１に送
られる。変調部１１１では入力信号に所定の変調を施し
、その信号を回線制御部１１７を介して回線２に送出す
る。

【００１６】次に、本実施例の変復調装置における受信
時の動作について説明する。

【００１７】回線２からの受信データは回線制御部１１
７を介して復調部１０９に到達し、そこで復調された信
号はＨＤＬＣデイフレーミング部１０８に入力される。 ＨＤＬＣデイフレーミング部１０８では送信側に置かれ
たＨＤＬＣフレーミング部１１０とは逆の動作が行なわ
れ、結果として受信データＲＸＤが取り出される。同時
にＦＣＳの検出によるエラーチエツクも行なわれ、エラ
ーがあればＥＲ端子からエラー検出情報（ＥＲＲＯＲ）
が出力される。このエラー情報は、ラツチ部１０７、イ
ンタフエースレジスタ１０１及びＰＰＲーＦＩＦ作成部
１０２に入力される。

【００１８】ＨＤＬＣデイフレーミング部１０８はＨＤ
ＬＣフレーム構成のデータを受信すると、その中のフレ
ーム番号を検出する度に、ＦＮ端子からフレーム番号と
、ＦＮＲ端子からＦＮＲ信号をＰＰＲーＦＩＦ作成部１
０２に対して出力し、ＦＣＳを検出する度にＦＣＳＲ端
子からＦＣＳＲ信号を出力する。

【００１９】受信データＲＸＤは、ＨＤＬＣデイフレー
ミング部１０８からデータ受信ライン１１８を介してイ
ンタフエースレジスタ１０１に入力される他に、ＰＰＳ
・ＥＯＰ検出部１０６にも入力される。ＰＰＲ・ＥＯＰ
検出部１０６の出力は、ＰＰＲ・ＦＩＦ作成部１０２の
リセツト信号として使用される。

【００２０】ラツチ１０７のリセツト入力にはインタフ
エースレジスタ１０１の中の送受信切替ビツト１０１ｂ
の出力が接続され、このビツトが受信に切り替える度に
１０７はリセツトされる。

【００２１】図２は、ＰＰＲ−ＦＩＦ作成部１０２の構
成を示す回路図である。

【００２２】図２において、ＰＰＲ発生部２０１は図３
に示すようなＳＥＴ入力が入力されるとＰＰＲコマンド
のビツトパターンが設定されるシフトレジスタであり、
その出力は制御コードレジスタ１０３の入力に接続され
、入力にはＲＡＭ２０２の出力が接続される。ＲＡＭ２
０２は容量２５６ビツトで１ビツト出力のＲＡＭであり
、その読出し入力ＲＤにはインタフエースレジスタ１０
１の中の送受信切替ビツト１０１ｂの出力が接続され、
１０１ｂの出力はＡＮＤゲート２０９の片側の入力とセ
レクタ２０７の切替入力及びインバータ２０４の入力に
も接続される。ＲＡＭ２０２のアドレス入力にはセレク
タ２０７の出力が接続され、セレクタ２０７の一方の入
力にはラツチ２０６の出力が、セレクタ２０７の他方の
入力にはカウンタ２０８の出力が接続される。ＲＡＭ２
０２のデータ入力ＩＮにはＨＤＬＣデイフレーミング器
１０８のエラー出力が接続され、書込み信号端子ＷＲに
はＡＮＤゲート２０３の出力が接続される。

【００２３】ＡＮＤゲート２０３の一方の入力にはＨＤ
ＬＣデイフレーミング器１０８のＦＣＳＲ出力が接続さ
れ他方の入力にはインバータ２０４の出力が接続される
。ラツチ２０６の入力にはＨＤＬＣデイフレーミング器
１０８のフレーム番号出力ＦＮが接続され、ラツチ制御
入力には１０８のＦＮＲ出力が接続される。カウンタ２
０８のクロツク入力ＣＬＫにはＡＮＤゲート２０９の出
力が接続されＡＮＤゲート２０９の一方の入力には送信
クロツクＴＸＣＬＫ発生部２１０の出力が接続される。 ＴＸＣＬＫ発生部２１０の出力はＰＰＲ発生部２０１の
クロツク入力ＣＬＫにも接続される。ＰＰＲ発生部２０
１のセツト入力ＳＥＴとカウンタ２０８のリセツト入力
ＲＳＴにはＰＰＳ・ＥＯＰ検出部１０６の出力が接続さ
れる。

【００２４】上記構成において図４に示すような手順で
エラー訂正が行われる場合の受信側の動作を説明する。

【００２５】まず受信側は送受信切替ビツト１０１ｂが
受信設定となるためにＲＡＭ２０２の読み込み制御入力
はＯＦＦとなりインバータ２０４の出力はＯＮとなるた
めＨＤＬＣデフレーミング器１０８からのＦＣＳＲがＲ
ＡＭ２０２の書込み信号入力ＷＲに入力される。ＲＡＭ
２０２のアドレス入力ＡＤには、セレクタ２０７により
ラツチ２０６の出力が選択されて入力される。それはＨ
ＤＬＣデイフレーミング器１０８により出力されたフレ
ーム番号がラツチされた値である。以上によりＲＡＭ２
０２のフレーム番号に相当する番地に、そのフレームに
エラーがあった場合には１が、無い場合にはφが書き込
まれる。（図５参照）上記の動作をまずフレーム番号φ
〜２５６まで繰り返す。（図４■）その後ＰＰＳーＥＯ
Ｐコマンド（１ブロツクの終了を示す信号）を受信して
１回目の受信動作が終了するが、ここでフレーム１とフ
レーム３にエラーが有ったとすると、ＲＡＭ２０２の１
番地と３番地に１が記憶され、その地の番地にはすべて
が記憶される。そしてＰＰＳーＥＯＰ検出部１０６によ
り、ＰＰＲ発生部２０１にＰＰＲコマンドのデータが設
定され、カウンタ２０８はφにリセツトされる。その時
のＲＡＭ２０２の番地と記憶データは図６のようになる
。

【００２６】その後送受信切替ビツト１０１ｂを送信側
に設定し、再送要求ビツト１０１ａをＯＮにすることに
より、ＲＡＭ２０２の読出し制御入力ＲＤがＯＮとなり
、セレクタ２０７の入力はカウンタ２０８の出力が有効
となるのでＲＡＭ２０２のアドレス入力にはカウンタ２
０８の出力が接続されることになる。カウンタ２０８は
送信クロツク１回毎にカウントアツプされるので、ＰＰ
Ｒ発生部２０１の出力にはＰＰＲコマンドに続くエラー
のあったフレームに対応したビツトを１にした２５６ビ
ツトのＦＩＦを送出することになる。またラツチ１０７
は受信データの１ブロツク中にエラーが１つでもあれば
それをラツチしているので１０７の出力はＯＮとなって
いる。再送要求ビツト１０１ａもＯＮなのでセレクタ１
０５の入力はＣが有効となり、この状態で送信動作を行
えばＰＰＲコマンドを送信側に対して送り返すことがで
きる。（図４■）次に送受信切替ビツトを受信側に切り
替えることによりラツチ１０７はＯＦＦにリセツトされ
る。その後にフレーム１とフレーム３を再び受信し、（
図４■）ＰＰＳーＥＯＰを受信すると、上記１回目の受
信（図４■■）と同様に動作し、エラーの有ったフレー
ム番号に対応するＲＡＭ２０２の番地の内容のみ１とな
る。ここでフレーム３が再びエラーだった場合には、フ
レーム１に対応するＲＡＭ２０２の１番地の内容はφと
なり３番地のみ１となる。このエラー情報はラツチ１０
７により保持されているので、送受信切替ビツト１０１
ｂをＯＮにして送信動作を行えば、図４■の時と同様に
ＰＰＲコマンドに続き、フレーム３に対応するビツトの
み１とした２５６ビツトのＦＩＦを送出する。次に送受
信切替ビツトを受信に設定し、フレーム３とＰＰＳーＥ
ＯＰコマンドを受信し、この時エラーが無ければラツチ
１０７の出力はＯＦＦとなり、再送要求ビツト１０１ａ
がＯＮならば、セレクタ１０５の入力はＢが選択され、
送信動作により、ＭＣＦコマンドを送出することができ
る。

【００２７】以上説明した様に、本実施例によれば変復
調装置において誤り訂正制御を行うフアクシミリなどの
再送要求処理のためのコマンドと、それに続くエラーフ
レームを表わすビツト列を自動的に作成できるため、ホ
ストプロセツサ１００の制御処理を大幅に簡略化できる
。

【００２８】又、本発明は上述した実施例に限らず種々
の変形が可能である。

【００２９】

【発明の効果】以上の様に、本発明によれば、変復調装
置（モデム）に誤り訂正通信の再送要求信号の作成処理
を行う構成を設けることにより、モデムの外部のコント
ローラの制御負荷を大幅に軽減できる。

【図面の簡単な説明】

【図１】本実施例の変復調装置の構成を示したブロツク
図である。

【図２】図１のＰＰＲ・ＦＩＦ作成器１０２の詳細な構
成を示した図である。

【図３】図２のＰＰＲ発生部２０１の詳細な構成を示し
た図である。

【図４】本例におけるＥＣＭの通信シーケンスを示した
図である。

【図５】ＨＤＬＣデフレーミング器１０８のＦＣＳＲ信
号とＥＲＲＯＲ信号のタイミングチヤートである。

【図６】ＲＡＭ２０２のメモリマツプを示した図である
。

【図７】従来の変復調装置の構成を示した図である。

【符号の説明】

１　　変復調装置 ２　　回線 １００　　ホストプロセツサ １０１　　インターフエースレジスタ １０２　　ＰＰＲ・ＦＩＦ作成器 １０３　　制御コードレジスタ １０４　　ＭＣＦ発生器 １０５　　セレクタ １０６　　ＰＰＳ・ＥＯＰ検出器 １０７　　ラツチ １０８　　ＨＤＬＣデフレーミング器 １０９　　復調器 １１０　　ＨＤＬＣフレーミング器 １１１　　変調器 １１７　　回線制御部

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　誤り検出機能を有する変復調装置にお
   いて、受信データにおける伝送誤りの有無を記憶する第
   １の誤り記憶手段と、受信データ中の伝送誤りのあるフ
   レーム番号を記憶する第２の誤り記憶手段と、前記第１
   の誤り記憶手段及び第２の誤り記憶手段に記憶された情
   報に基づいて、所定のフオーマツトの再送要求信号を作
   成する信号作成手段とを有することを特徴とする変復調
   装置。
2. 【請求項２】　　請求項１において、外部のコントロー
   ラからの再送要求に応答して上記再送要求信号を送出す
   ることを特徴とする変復調装置。
3. 【請求項３】　　請求項１の変復調装置を有することを
   特徴とするフアクシミリ装置。