JPH03241934A - 変復調装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はＧ３ファクシミリ装置などに使用される伝送誤
り検出機能を持つ変復調装置に関する。

［従来の技術］ 第５図は従来の誤り検出機能を備えた変復調装置の構成
を示す。

第５図において、変復調装置１は送信時に送信データＴ
ＸＤをＨＤＬＣフォーマットに従いＨＤＬＣフレーミン
グ部１１０でフレーミングし、誤り制御用のＦ　ＣＳ　
（Ｆｒａｍｅ　Ｃｈｅｃｋ　５ｅｑｕｅｎｃｅ）を付加
する。また、受信時には受信したデータをＨＤＬＣフォ
ーマットに従ってＨＤＬＣデイフレーミング部１０８で
デイフレーミングし、受信データとＦｅ２を定められた
誤り検出用の生成多項式で割算する。この割算の結果と
２進データｏｏｏ　ｉ１１０１００００１１１１とを比
較して等しければ誤りなし、一致しない場合は誤り有り
と判断するＣＲＣ方式を用いている。

この漬算の結果、誤り有りと判断されると、ＨＤＬＣデ
イフレーミング部１０８は、誤り情報としてＥＲＲＯＲ
データを１フレーム毎にインタフェースレジスタｌｏｔ
に書込む。ホストプロセッサ１００はフレームを受信す
る度に、誤りの有無をインタフェースレジスタ１０１に
書込まれたＥＲＲＯＲデータを読出すことによって確認
し、誤りが有る場合は、そのフレーム番号を記憶する。

そして、１ブロック分のデータを受信後に再送要求とし
て部分ページ要求信号であるＰＰＰ信号を構成し、通常
の送信動作と同様の手順にて再送要求の処理を行なって
いる。

［発明が解決しようとしている課Ｎ］ しかしながら、上記従来例では、誤り検出結果がｌフレ
ーム毎にインタフェースレジスタ１０１に書込まれ、ホ
ストプロセッサ１００は１ブロツク受信後の再送要求を
行なうために、１フレーム受信毎に誤りの有無を確認し
なければならないという欠点がある。

また、誤りがある場合にはそのフレーム番号を記憶して
おき、再送要求時に部分ページ要求信号ＰＰＨに続けて
ファクシミリ情報フィールドＰＩＦを構成するために、
ホストプロセッサでの制御処理が複雑になるという欠点
がある。

［課題を解決するための手段］ 本発明は、上述の課題を解決することを目的として成さ
れたもので、上述の課題を解決する一手段として以下の
構成を備える。

即ち、受信データブロック単位に伝送誤りの有無を記憶
する第１の誤り記憶手段と、受信データブロック中の伝
送誤りのあるフレーム番号を記憶する第２の誤り記憶手
段と、前記第１の誤り記憶手段及び第２の誤り記憶手段
に記憶された情報に基づいて所定のフォーマットの再送
要求信号を作成する信号作成手段とを備える。

［作用］ 以上の構成において、誤りのあるフレームに対応したフ
ァクシミリ情報フィールドＰＩＦを有するＨＤＬＣフォ
ーマットの再送要求信号を送出できる。

［実施例］ 以下、添付図面を参照して本発明に係る好適な一実施例
を詳細に説明する。

第１図は本発明に係る一実施例である変復調装置のブロ
ック図である。

第１図において、ホストプロセッサ１００は、例えばフ
ァクシミリ装置など本発明の変復調装置１を含む装置全
体を制御し、変復調装置１とはインタフェースレジスタ
１０１を介してデータの送受信を行っている。ＰＰＲ−
ＦＩＦ作成部１０２は、再送要求時のＰＰＲ信号及びフ
ァクシミリ情報フィールドＰＩＦを再生し、その出力は
制御コードレジスタ１０３のシリアル入力端子ＳＩに接
続されている。また、制御コードレジスタ１０３のパラ
レル入力端子ＰＩへの入力は、インタフェースレジスタ
１０１及びデータバス１１２を介してホストプロセッサ
１００から直接書込みが可能である。そして、制御コー
ドレジスタ１０３の出力はセレクタ１０５の入力の一つ
である入力Ｃに接続される。

セレクタ１０５において、入力Ｂにはメッセージ確認信
号であるＭＣＦ信号を発生するＭＣＦ発生部１０４が接
続され、また人力Ａにはインタフェースレジスタ１０１
を介してホストプロセッサ１００からの送信データＴＸ
Ｄを運ぶデータ送信ライン１１５が接続される。

セレクタ１０５は、制御端子Ｃ１，Ｃ２への制御信号に
従い、Ａ、Ｂ及びＣの３つの入力の内の任意の１つを選
択しそれを出力する。即ち、制御端子Ｃ１，Ｃ２をアク
ティブにする信号をＯＮとし、それとは逆の場合をＯＦ
Ｆとすると、インタフェースレジスタ１０１からの再送
要求信号を伝送する信号線１１６が接続される制御端子
ｃ１がＯＦＦで、Ｃ２を制御するラッチ部１０７がらの
出力もＯＦＦのとき入力Ａが選択され、通常の送信デー
タであるＴＸＤが出力される。また、再送要求信号がＯ
Ｎ、即ちＣ１がＯＮで、Ｃ２がＯＦＦのときは受信デー
タブロックにエラーがなかった場合であり、入力Ｂ、つ
まりＭＣＦ発生部１０４の出力が選択される。

一方、制御端子Ｃ１がＯＮでラッチ部１０７の出力もＯ
Ｎ　（Ｃ２がＯＮ）、即ち受信データブロックにエラー
があった場合には、入力Ｃつまり制御コードレジスタ１
０３の出力が選択される。そして、セレクタ１０５の出
力はＨＤＬＣフレーミング部１１部上１０され、そこで
Ｏ挿入やフラグパターン、固定アドレスフィールド（Ｆ
Ｆ）、ＦＣＳ及び最終フレームとしてのフラグパターン
を付加して変調部１１１に送られる。変調部１１１では
入力信号に所定の変調を施し、その信号を回線制御部１
１７を介して回線２に送出する。

次に、本実施例の変復調装置における受信時の動作につ
いて説明する。

回線２からの受信データは回線制御部１１７を介して復
調部１０９に到達し、そこで復調された信号はＨＤＬＣ
デイフレーミング部１０８に入力される。ＨＤＬＣデイ
フレーミング部１０８では送信側に置かれたＨＤＬＣフ
レーミング部１１部上１０の動作が行なわれ、結果とし
て受信データＲＸＤが取り出される。同時にＦＣＳの検
出によるエラーチエツクも行なわれ、エラーがあればＥ
Ｒ端子からエラー検出情報（ＥＲＲＯＲ）が出力される
。このエラー検出情報は、ラッチ部１０７、インタフェ
ースレジスタ１０１及びＰＰＲ−ＦＩＦ作成部１０２に
入力される。

インタフェースレジスタｌｏｔはＥＲＲＯＲ信号を受け
ると、内部の再送要求メモリ１ｏ１ａに再送要求有りを
意味するビットを立てる。また、ＨＤＬＣデイフレーミ
ング部１０８はＨＤＬＣフレーム構成のデータを受信す
ると、その中のＦＣＳを検出する度にＦＣＳＲ端子から
ＰＰＲ・ＦＩＦ作成部１０２に対してＦＣ５Ｒ信号を出
力する。

受信データＲＸＤは、ＨＤＬＣデイフレーミング部１０
８からデータ受信ライン１１８を介してインタフェース
レジスタ１０１に入力される他に、ＰＰ５−ＥＯＰ検出
部１０６にも入力される。そして、ＰＰ５−ＥＯＰ検出
部１０６からの出力は、ラッチ部１０７のリセット端子
Ｒ１及びＰＰＲ−ＦＩＦ作成部１０２のリセット端子Ｒ
に入力される。

第２図はＰＰＲ−ＦＩＦ作成部１０２の構成を示す詳細
回路図である。

第２図において、レジスタ２０１はセット入力付パラレ
ル人力／シリアル出力可能な２５６ビツト構成のレジス
タであり、その出力はデータ線２０１ａを介してＰＰＰ
／ＦＩＦ部２０４のＳ部端０４シリアル入力される。レ
ジスタ２０１は切替え信号発生部２０７からシフト及び
パラレル書込み動作の切替えを制御するＳ／Ｐ信号を受
け、ＴＸＣＬＫ発生部２０８からの送信クロックＴＸＣ
ＬＫに従って図中の矢印方向にシフト動作をしたり、後
述するＡＮＤゲート２０５からの制御によりＩＮ端子か
らデータをパラレルに書込んだりする。

ＡＮＤゲート２０２の２人力の内の一方には、ＨＤＬＣ
デイフレーミング部１０８からのエラー検出情報（ＥＲ
ＲＯＲ）を入力し、他方の入力にはシフトレジスタ２０
３の各ビットの出力が入力される。また、シフトレジス
タ２０３からの出力は、ＡＮＤゲート２０５の２人力の
内の一方にも入力される。そして、ＡＮＤゲート２０５
の他方の入力端子にはＦＣ５Ｒ信号がインバータ２０６
により反転されて入力され、ＡＮＤゲート２０５の出力
はレジスタ２０１がＩＮ端子からデータをパラレルに書
込みを行なう際の起動信号となる。

シフトレジスタ２０３はＰＰ５−ＥＯＰ検出部１０６か
らＰＰ５−ＥＯＰ信号を受けたり、シフトレジスタ２０
３への電源投入が行なわれる度に初期状態に設定され、
１番右側のビット２０３ａのみがセット動作で１となり
、他のビットはすべてリセット動作でＯとなる。また、
シフトレジスタ２０３では、ＦＣＳの受信信号であるＦ
Ｃ３Ｒ信号が立ち上るたびに、設定されたデータが図の
矢印で示した方向へ１ビツトずつシフトする。

尚、ＰＰ５−ＥＯＰ信号はＰＰＲ／ＦＩＦ部２０４にも
入力され、セット信号として使用される。

第３図はエラー情報をラッチする際のタイミングチャー
トである。

ＨＤＬＣデイフレーミング部１０８は、ＨＤＬＣフレー
ム構成のデータ１フレーム中のＦＣＳを受信する度に、
その受信信号であるＦＣ３Ｒ信号を発生する。そして、
ＣＲＣ方式によるチエツクの結果エラーが検出された場
合、第３図に示すようにＦＣＳＲ信号の立上がりに同期
してＥＲＲＯＲ信号がＯＮとなり、次のＦＣ３Ｒ信号の
立上がりまでＯＮ状態が続く。それ故、ＦＣ５Ｒ信号に
同期してシフトレジスタ２０３のビットがシフトし、シ
フトレジスタ２０３の相当ビットが１でＥＲＲＯＲ信号
がＯＮのとき、ＦＣＳＲ信号の立下がりに同期して対応
ビットエラー情報がラッチされるので、そのビットに対
応するＡＮＤゲート２０２の出力は１となる。次に、Ｆ
Ｃ３Ｒ信号を反転させた信号、即ちインバータ２０６の
出力がＯＮで、切替え信号発生部２０７からのＳ／Ｐ信
号をパラレル書込みモードにしておけば、ラッチされた
シフトレジスタ２０３のデータがレジスタ２０１のＩＮ
端子から取り込まれる。

つまり、シフトレジスタ２０３内をデータｌがシフトし
、エラーが発生したタイミングでそのデータをレジスタ
２０１に取り込むことにより、エラーが発生したフレー
ムに対応させたデータ列をレジスタ２０１に形成させる
ことができる。例えば、第３図のタイミングチャートに
示すように、ＨＤＬＣフレーム構成のデータの０番目と
２番目のフレームでエラーが検出された場合、そのフレ
ームに対応するレジスタ２０１のビットが１となる。そ
れ故、■ブロック（２５６フレーム）分のデータ受信を
終えるとレジスタ２０１は第４図に示すデータ列を有す
ることになる。

よって、１ブロツクのデータ受信を終了し、切替え信号
発生部２０７のＳ／Ｐ信号をシフトモードにすれば、レ
ジスタ２０１のデータはＰＰＲ／ＦＩＦ部２０４にシリ
アル転送され、そこで制御信号のビットパターンが作成
される。即ち、エラーが発生したフレーム番号に相当す
る再送要求時のファクシミリ情報フィールドＰＩＦ作成
用レジスタ（図示せず）のビットは１となり、エラーが
ないときにはそのビットにＯが設定される。

ホストプロセッサ１００は１ブロツクのデータ受信を終
える度にインタフェースレジスタ１０１内の再送要求メ
モリ１０１ａを参照し、ビットが立っていればそのブロ
ック中に受信エラーが発生したと認識する。そして、レ
ジスタ２０１が取り込んだデータを再送要求のＰＰＰ信
号に続くファクシミリ情報フィールドＰＩＦとしてＰ　
Ｐ　Ｐ／ＦＩＦ部２０４全２０４制御コードレジスタ１
０３に送出することによりホストプロセッサ１００の再
送要求に対する処理が完了する。尚、受信ブロック内に
エラーが検出されない場合は、セレクタ１０５は入力Ｂ
、即ちＭＣＦ発生部１０４を選択するため正常応答を行
なうことができる。

以上説明したように、本実施例によれば、再送要求の有
無を明示するビットをホストプロセッサと変復調装置間
に介在するインタフェースレジスタに設け、変復調装置
側にエラーフレーム番号をＰＩＦに対応づける簡単な回
路を付加することにより、ホストプロセッサの再送要求
処理を大幅に簡略化できる効果がある。

［発明の効果コ 以上説明したように、本発明によれば、変復調装置のホ
ストプロセッサの再送要求処理を大幅に簡略化できる効
果がある。

【図面の簡単な説明】

第１図は本発明に係る一実施例の変復調装置のブロック
図、 第２図はＰＰＲ−ＰＩＦ作成部の構成を示す詳細回路図
、 第３図はエラー情報をラッチする際のタイミングチャー
ト、 第４図はレジスタのビットとデータ列との対応を示す図
、 第５図は従来の変復調装置のブロック図である。 図中、１・・・変復調装置、２・・・回線、１００・・
・ホストプロセッサ、１０１・・・インタフェースレジ
スタ、１０１ａ・・・再送要求メモリ、１０２・・・Ｐ
ＰＲ・ＦＩＦ作成部、１０３・・・制御コードレジスタ
、１０４・・・ＭＣＦ発生部、１０５・・・セレクタ、
１０６・・・ＰＰ５−ＥＯＲ検出部、１０７・・・ラッ
チ部、１０８・・・ＨＤＬＣデイフレーミング部、１０
９・・・復調部、１１０・・・ＨＤＬＣフレーミング部
、１１１・・・変調部、１１２・・・データバス、１１
５・・・データ送信ライン、１１６・・・信号線、１１
７・・・回線制御部、１１８・・・データ受信ライン、
２０１・・・レジスタ、２０２，２０５・・・ＡＮＤゲ
ート、２０４・・・ＰＰＲ／ＦＩＦ部、２０６・・・イ
ンバータ、２０７・・・切替え信号発生部、２０８・・
・ＴＸＣＬＫ発生部である。

Claims (1)

1. 【特許請求の範囲】 　伝送誤り検出機能を有する変復調装置であつて、 受信データブロック単位に伝送誤りの有無を記憶する第
   １の誤り記憶手段と、受信データブロック中の伝送誤り
   のあるフレーム番号を記憶する第２の誤り記憶手段と、
   前記第１の誤り記憶手段及び第２の誤り記憶手段に記憶
   された情報に基づいて所定のフォーマットの再送要求信
   号を作成する信号作成手段とを有することを特徴とする
   変復調装置。