JPH04324670A - 半導体パッケージ及びその製造方法 - Google Patents
半導体パッケージ及びその製造方法Info
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- JPH04324670A JPH04324670A JP3159964A JP15996491A JPH04324670A JP H04324670 A JPH04324670 A JP H04324670A JP 3159964 A JP3159964 A JP 3159964A JP 15996491 A JP15996491 A JP 15996491A JP H04324670 A JPH04324670 A JP H04324670A
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Classifications
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- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2224/73265—Layer and wire connectors
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は多数の高性能集積回路
のチップを搭載することにより実張密度を高め主にスー
パコンピューター又は大型コンピューター等のような高
性能システムに使用される半導体パッケージに関する。
のチップを搭載することにより実張密度を高め主にスー
パコンピューター又は大型コンピューター等のような高
性能システムに使用される半導体パッケージに関する。
【０００２】
【従来の技術】一般にコンピューターの容量が増加され
ることによってコンピューターの大きさも大型化され、
これを解決するために高集積チップ及び高集積半導体パ
ッケージが開発されてコンピューターの大きさを小型化
するに到った。従って従来には図４に示すごとき、多数
の高集積チップを搭載することのできる半導体パッケー
ジが開発されたもので、集積回路を形成した半導体チッ
プ３１を数個以上配線基板上に搭載して、上記配線基板
３２上面には配線及び電極が形成されて配線基板３２を
貫通して形成されたリード３３に回路的に連結させてな
ったものであり、かつ、配線基板３２上に搭載された半
導体チップ３１の上へ防熱のためのヒートシンク３４（
Ｈｅａｔ Ｓｉｎｋ）が設け、このヒートシンク３４に
は流体流れ孔３４ａが形成されたものであった。
ることによってコンピューターの大きさも大型化され、
これを解決するために高集積チップ及び高集積半導体パ
ッケージが開発されてコンピューターの大きさを小型化
するに到った。従って従来には図４に示すごとき、多数
の高集積チップを搭載することのできる半導体パッケー
ジが開発されたもので、集積回路を形成した半導体チッ
プ３１を数個以上配線基板上に搭載して、上記配線基板
３２上面には配線及び電極が形成されて配線基板３２を
貫通して形成されたリード３３に回路的に連結させてな
ったものであり、かつ、配線基板３２上に搭載された半
導体チップ３１の上へ防熱のためのヒートシンク３４（
Ｈｅａｔ Ｓｉｎｋ）が設け、このヒートシンク３４に
は流体流れ孔３４ａが形成されたものであった。
【０００３】しかし上記のような、半導体パッケージ３
０は多数個の半導体チップ３１の配線基板３３上に単層
だけで設けたものであるので半導体パッケージの実張密
度を高められる範囲が限定され半導体パッケージ３０を
もっと小型化しようとする欲求を充足させることができ
なかったものである。
０は多数個の半導体チップ３１の配線基板３３上に単層
だけで設けたものであるので半導体パッケージの実張密
度を高められる範囲が限定され半導体パッケージ３０を
もっと小型化しようとする欲求を充足させることができ
なかったものである。
【０００４】
【発明が解決しようとする課題】この発明は上記のよう
な問題点を解決するためのもので、この発明の目的は半
導体パッケージ内に高集積半導体チップを持つ基板（Ｓ
ｕｂｓｔｒａｔｅ）を多層で搭載して半導体パッケージ
の実張密度を増大させることにより大型コンピューター
等の製品を小型化することのできる半導体パッケージを
提供することにある。
な問題点を解決するためのもので、この発明の目的は半
導体パッケージ内に高集積半導体チップを持つ基板（Ｓ
ｕｂｓｔｒａｔｅ）を多層で搭載して半導体パッケージ
の実張密度を増大させることにより大型コンピューター
等の製品を小型化することのできる半導体パッケージを
提供することにある。
【０００５】この発明の他の目的は半導体パッケージ内
に高集積半導体チップを持つ基板を多層で搭載しこれら
を回路的に連結可能にして半導体チップの多層化を実現
することのできる多層マルチチップモジュール（Ｍｕｌ
ｔｉｃｈｉｐ Ｍｏｄｕｌｅ） 半導体パッケージの製
造方法を提供することにある。
に高集積半導体チップを持つ基板を多層で搭載しこれら
を回路的に連結可能にして半導体チップの多層化を実現
することのできる多層マルチチップモジュール（Ｍｕｌ
ｔｉｃｈｉｐ Ｍｏｄｕｌｅ） 半導体パッケージの製
造方法を提供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めこの発明の特徴は、中央部にパッド結合されて積層構
造で設けた上、下側メンバと上面に多数の高集積チップ
が搭載されその表面が回路パターンとワイヤでボンディ
ングされ上記上、下側メンバの内面に各々付着される基
板と上記上、下側の基板に搭載されたチップを電気的に
連結するための接続手段と、上記接続手段の一端と連結
された外部リードと、上記上、下側メンバの外側表面に
設けたヒートシンクとからなった半導体パッケージにあ
る。
めこの発明の特徴は、中央部にパッド結合されて積層構
造で設けた上、下側メンバと上面に多数の高集積チップ
が搭載されその表面が回路パターンとワイヤでボンディ
ングされ上記上、下側メンバの内面に各々付着される基
板と上記上、下側の基板に搭載されたチップを電気的に
連結するための接続手段と、上記接続手段の一端と連結
された外部リードと、上記上、下側メンバの外側表面に
設けたヒートシンクとからなった半導体パッケージにあ
る。
【０００７】この発明の他の特徴は、中央部にパッドが
嵌入設けた上、下側メンバを備え、多数のチップが付着
された基板を上、下側メンバの内面に各々付着する段階
と、上記上、下側の基板に付着されたチップを接続手段
として上、下側メンバ内で回路的に相互連結するための
段階と、上記上、下側メンバが積層された構造として上
側メンバのチップと下側メンバのチップを電気的に連結
すると共に上、下側メンバを密封する段階と、上、下側
メンバの外部へ熱放出のためのヒートシンクを設ける段
階とから成る半導体パッケージの製造方法にある。
嵌入設けた上、下側メンバを備え、多数のチップが付着
された基板を上、下側メンバの内面に各々付着する段階
と、上記上、下側の基板に付着されたチップを接続手段
として上、下側メンバ内で回路的に相互連結するための
段階と、上記上、下側メンバが積層された構造として上
側メンバのチップと下側メンバのチップを電気的に連結
すると共に上、下側メンバを密封する段階と、上、下側
メンバの外部へ熱放出のためのヒートシンクを設ける段
階とから成る半導体パッケージの製造方法にある。
【０００８】
【実施例】以下、この発明による実施例を添付図面によ
って詳細に説明する。図１及び図２はこの発明による半
導体パッケージを示したもので、絶縁材の上、下側メン
バ１，２が多層構造で形成され、上記上、下側メンバ１
，２の中央部に結合部位がＣｕ−Ａｇ材で硬ろう付け（
Ｂｒａｚｉｎｇ）されたパッド３が設け、上記上、下側
メンバ１，２及びパッド３の上に基板４が接着剤５で付
着される。
って詳細に説明する。図１及び図２はこの発明による半
導体パッケージを示したもので、絶縁材の上、下側メン
バ１，２が多層構造で形成され、上記上、下側メンバ１
，２の中央部に結合部位がＣｕ−Ａｇ材で硬ろう付け（
Ｂｒａｚｉｎｇ）されたパッド３が設け、上記上、下側
メンバ１，２及びパッド３の上に基板４が接着剤５で付
着される。
【０００９】ここで、上、下側メンバ１，２はセラミッ
ク（Ｃｅｒａｍｉｃ）で製造することが望ましくて、パ
ッド３は熱伝導及び熱膨張を考えてＣｕ−Ｗ又はＣｕ−
Ｍｏを使用し、接着剤５はＡｕ−２％Ｓｉを使用した。 また、上記基板４上には回路パターンが形成された薄膜
６が設け、この薄膜６上に多数のチップ７が設けるもの
で、基板４を付着させた接着剤５より高い融点を持つ物
質、例えばＡｕ合金になった接着剤８でチップ７が基板
４に接着され、上記チップ７は薄膜６の回路パターンと
ワイヤ９でボンディングされる。
ク（Ｃｅｒａｍｉｃ）で製造することが望ましくて、パ
ッド３は熱伝導及び熱膨張を考えてＣｕ−Ｗ又はＣｕ−
Ｍｏを使用し、接着剤５はＡｕ−２％Ｓｉを使用した。 また、上記基板４上には回路パターンが形成された薄膜
６が設け、この薄膜６上に多数のチップ７が設けるもの
で、基板４を付着させた接着剤５より高い融点を持つ物
質、例えばＡｕ合金になった接着剤８でチップ７が基板
４に接着され、上記チップ７は薄膜６の回路パターンと
ワイヤ９でボンディングされる。
【００１０】ここで、薄膜６は、絶縁物でＡｌ２Ｏ３，
ＡＩＮ，ＢＮ，ＳｉＮ，グラスセラミック（Ｇｒａｓｓ
−Ｃｅｒａｍｉｃ）等のセラミックやポリイミド（Ｐｏ
ｌｙｉｍｉｄｅ），テフロン（Ｔｅｆｌｏｎ） ，フォ
ート感度性ポリイミド（Ｐｈｏｔｏｓｅｎｓｉｔｉｖｅ
Ｐｏｌｙｉｍｉｄｅ）等の重合体（Ｐｏｌｙｍｅｒ）
中のどの一つを選択して使用し、回路パターンを形成す
る導体はＣｕ，Ａｕ，Ａｌ中のどの一つを選択して使用
する。そしてＷＳＩ（Ｗａｆｅｒ Ｓｃａｌｅ Ｉｎｔ
ｅｙｒａｔｉｏｎ）使用時Ｓｉ基板の使用も可能である
。
ＡＩＮ，ＢＮ，ＳｉＮ，グラスセラミック（Ｇｒａｓｓ
−Ｃｅｒａｍｉｃ）等のセラミックやポリイミド（Ｐｏ
ｌｙｉｍｉｄｅ），テフロン（Ｔｅｆｌｏｎ） ，フォ
ート感度性ポリイミド（Ｐｈｏｔｏｓｅｎｓｉｔｉｖｅ
Ｐｏｌｙｉｍｉｄｅ）等の重合体（Ｐｏｌｙｍｅｒ）
中のどの一つを選択して使用し、回路パターンを形成す
る導体はＣｕ，Ａｕ，Ａｌ中のどの一つを選択して使用
する。そしてＷＳＩ（Ｗａｆｅｒ Ｓｃａｌｅ Ｉｎｔ
ｅｙｒａｔｉｏｎ）使用時Ｓｉ基板の使用も可能である
。
【００１１】一方、上、下側メンバ１，２内の一側面に
はメタルライン１０が形成されており、このメタルライ
ン１０の終端にタップ１１が形成されており薄膜６の回
路パターンとワイヤ１２とで各々ボンディングされ、上
、下側のメタルライン１０は上、下側メンバ１，２に挿
入して形成した導体１３を通って電気的な信号が連結さ
れる。また、上記下側メンバ２のメタルライン１０は下
側メンバ２の外部まで延伸形成され外側パッド１４と連
結され、この外側パッド１４に外部リード１５が硬ろう
付け物質により固定されて連結される。ここでメタルラ
イン１０と導体１３は上、下側メンバ１，２がセラミッ
クになった点を勘案して工程上Ｗ又はＭｏ−Ｍｎを使用
することが望ましい。
はメタルライン１０が形成されており、このメタルライ
ン１０の終端にタップ１１が形成されており薄膜６の回
路パターンとワイヤ１２とで各々ボンディングされ、上
、下側のメタルライン１０は上、下側メンバ１，２に挿
入して形成した導体１３を通って電気的な信号が連結さ
れる。また、上記下側メンバ２のメタルライン１０は下
側メンバ２の外部まで延伸形成され外側パッド１４と連
結され、この外側パッド１４に外部リード１５が硬ろう
付け物質により固定されて連結される。ここでメタルラ
イン１０と導体１３は上、下側メンバ１，２がセラミッ
クになった点を勘案して工程上Ｗ又はＭｏ−Ｍｎを使用
することが望ましい。
【００１２】一方、上、下側メンバ１，２の中央部に設
けたパッド３の外側上部にヒートシンク１６が設け、こ
のヒートシンク１６は熱放出のために放出能力が良いＡ
ｌ又はＭｇとして鰭ピンタイプで形成し、上記ヒートシ
ンク１６は熱伝導が高い接着剤１７として接着され、上
記接着剤１７は軟ろう（Ｓｏｆｔ Ｓｏｌｄｅｒ）が望
ましい。かつ、上記のように完成された上、下側メンバ
１，２は多層構造で積層され上、下側メンバ１，２の導
体１３の間に相互電気的に連結されるように連結パッド
１８が介され、最終的に上、下側メンバ１，２は密封材
１９として密封されて半導体パッケージ２０が構成され
、上記連結パッド１８と密封材１９とは導体であるシー
リング物質（Ｓｅａｌｉｎｇ Ｍａｔｅｒｉａｌ） が
使用される。
けたパッド３の外側上部にヒートシンク１６が設け、こ
のヒートシンク１６は熱放出のために放出能力が良いＡ
ｌ又はＭｇとして鰭ピンタイプで形成し、上記ヒートシ
ンク１６は熱伝導が高い接着剤１７として接着され、上
記接着剤１７は軟ろう（Ｓｏｆｔ Ｓｏｌｄｅｒ）が望
ましい。かつ、上記のように完成された上、下側メンバ
１，２は多層構造で積層され上、下側メンバ１，２の導
体１３の間に相互電気的に連結されるように連結パッド
１８が介され、最終的に上、下側メンバ１，２は密封材
１９として密封されて半導体パッケージ２０が構成され
、上記連結パッド１８と密封材１９とは導体であるシー
リング物質（Ｓｅａｌｉｎｇ Ｍａｔｅｒｉａｌ） が
使用される。
【００１３】上記のような半導体パッケージの製造方法
は、中央部にＣｕ−Ｗ又はＣｕ−Ｍｏを精密加工したパ
ッド３が嵌入されて結合部位が硬ろう付けされた上、下
側メンバ１，２を備え、多数のチップ７が搭載された基
板４を上、下側メンバ１，２の内側に付着させる段階と
、上記上、下側の基板４に搭載されたチップ７を上、下
側メンバ１，２内で回路的に相互連結するための段階と
、上記上、下側メンバ１，２が積層された構造として上
側メンバ１と下側メンバを連結パッド１８を通って電気
的に導通可能にすると共に上、下側メンバ１，２を密封
する段階と、上、下側メンバ１，２の外部へ熱放出のた
めのヒートシンク１６を設ける段階で分けられ、これを
段階別でもっと詳細に説明すると、上記上、下側メンバ
１，２に基板４を付着する段階は、上、下側メンバ１，
２の中央部にパッド３を精密加工して嵌合した後熱伝導
が高い硬ろう付け物質で接着させる段階と、一側面に薄
膜６が形成された基板４上にチップ７を接着剤８で付着
する段階と、上記基板４を上、下側メンバ１，２に接着
剤５で付着し、薄膜６の回路パターンとワイヤ９でボン
ディングする段階と成る。
は、中央部にＣｕ−Ｗ又はＣｕ−Ｍｏを精密加工したパ
ッド３が嵌入されて結合部位が硬ろう付けされた上、下
側メンバ１，２を備え、多数のチップ７が搭載された基
板４を上、下側メンバ１，２の内側に付着させる段階と
、上記上、下側の基板４に搭載されたチップ７を上、下
側メンバ１，２内で回路的に相互連結するための段階と
、上記上、下側メンバ１，２が積層された構造として上
側メンバ１と下側メンバを連結パッド１８を通って電気
的に導通可能にすると共に上、下側メンバ１，２を密封
する段階と、上、下側メンバ１，２の外部へ熱放出のた
めのヒートシンク１６を設ける段階で分けられ、これを
段階別でもっと詳細に説明すると、上記上、下側メンバ
１，２に基板４を付着する段階は、上、下側メンバ１，
２の中央部にパッド３を精密加工して嵌合した後熱伝導
が高い硬ろう付け物質で接着させる段階と、一側面に薄
膜６が形成された基板４上にチップ７を接着剤８で付着
する段階と、上記基板４を上、下側メンバ１，２に接着
剤５で付着し、薄膜６の回路パターンとワイヤ９でボン
ディングする段階と成る。
【００１４】上記チップの回路的である連結段階は、上
、下側メンバ１，２内の一側面から内部へ埋没させて形
成したメタルライン１０の角部にタップ１１を形成し、
基板４の回路パターンとワイヤ１２とでボンディングす
る段階と、上記メタルライン１０を上、下側メンバ１，
２の相接する部位へ誘導するために導体１３を上記メタ
ルライン１０に接地させる段階と、上記下側のメタルラ
イン１０と連結された外側パッド１４に外部リード１５
を連結する段階となる。
、下側メンバ１，２内の一側面から内部へ埋没させて形
成したメタルライン１０の角部にタップ１１を形成し、
基板４の回路パターンとワイヤ１２とでボンディングす
る段階と、上記メタルライン１０を上、下側メンバ１，
２の相接する部位へ誘導するために導体１３を上記メタ
ルライン１０に接地させる段階と、上記下側のメタルラ
イン１０と連結された外側パッド１４に外部リード１５
を連結する段階となる。
【００１５】半導体パッケージ２０内から発生する熱を
放出するためのヒートシンク１６の設置段階では、鰭ピ
ンタイプのヒートシンク１６を提供する段階と、このヒ
ートシンク１６を熱伝導率が良い接着剤１７で上、下側
パッド３上に付着させる段階と成る。
放出するためのヒートシンク１６の設置段階では、鰭ピ
ンタイプのヒートシンク１６を提供する段階と、このヒ
ートシンク１６を熱伝導率が良い接着剤１７で上、下側
パッド３上に付着させる段階と成る。
【００１６】以上のようにこの発明は、上、下側メンバ
１，２内に付着された基板４にチップが各々付着され基
板４上に形成された回路パターンとチップ７のパッドが
ワイヤ９でボンディングされるものであり、上記基板４
の回路パターンはメタルライン１０の一側に形成された
タップ１１とワイヤ１２とでボンディングされるもので
あり、上、下のメタルライン１０は導体１３及び連結パ
ッド１８により相互連結され、下側のメタルライン１０
は外部リード１５と連結されることにより半導体パッケ
ージ２０の電気的連結が成ることである。
１，２内に付着された基板４にチップが各々付着され基
板４上に形成された回路パターンとチップ７のパッドが
ワイヤ９でボンディングされるものであり、上記基板４
の回路パターンはメタルライン１０の一側に形成された
タップ１１とワイヤ１２とでボンディングされるもので
あり、上、下のメタルライン１０は導体１３及び連結パ
ッド１８により相互連結され、下側のメタルライン１０
は外部リード１５と連結されることにより半導体パッケ
ージ２０の電気的連結が成ることである。
【００１７】また、上、下側メンバ１，２の間は内部の
気密維持のために、縁部が密封材１９で密封されるもの
である。従って半導体パッケージ２０内に半導体チップ
７を多層で設け、これらを電気的に連結することが可能
になることにより半導体パッケージの実張密度が増加す
ることになるものであり、これによって図３に示すごと
くＰＣＢ基板２１上に設ける半導体パッケージ２０の空
間が減ることになるので高性能コンピューターなどに適
用する場合コンピューターの小型化が可能になる。かつ
、上、下側メンバ１，２の中央部に設けたパッド３は熱
伝導及び熱膨張を考えてＣｕ−Ｗ又はＣｕ−Ｍｏとして
製造されたものであるので、半導体パッケージ２０の内
部から発生される熱をヒートシンク１６へ伝達する効果
が大きくなることであり、ヒートシンク１６が鰭ピン形
態で形成されたことであるので熱放出能力がもっと大き
くなる。
気密維持のために、縁部が密封材１９で密封されるもの
である。従って半導体パッケージ２０内に半導体チップ
７を多層で設け、これらを電気的に連結することが可能
になることにより半導体パッケージの実張密度が増加す
ることになるものであり、これによって図３に示すごと
くＰＣＢ基板２１上に設ける半導体パッケージ２０の空
間が減ることになるので高性能コンピューターなどに適
用する場合コンピューターの小型化が可能になる。かつ
、上、下側メンバ１，２の中央部に設けたパッド３は熱
伝導及び熱膨張を考えてＣｕ−Ｗ又はＣｕ−Ｍｏとして
製造されたものであるので、半導体パッケージ２０の内
部から発生される熱をヒートシンク１６へ伝達する効果
が大きくなることであり、ヒートシンク１６が鰭ピン形
態で形成されたことであるので熱放出能力がもっと大き
くなる。
【００１８】
【発明の効果】以上のようにこの発明による半導体パッ
ケージによれば、上、下側メンバが積層構造で形成され
るようにし内部に多数の半導体チップを搭載した基板が
多層で設けるようにすることにより半導体パッケージの
実張密度が既存に比して２倍で増加され、これを使用す
るコンピューター製品を小型化することのできるように
なり、半導体パッケージの上、下側へ設けたヒートシン
クにより放熱効果が極大化され半導体パッケージを熱か
ら保護することのできる効果がある。
ケージによれば、上、下側メンバが積層構造で形成され
るようにし内部に多数の半導体チップを搭載した基板が
多層で設けるようにすることにより半導体パッケージの
実張密度が既存に比して２倍で増加され、これを使用す
るコンピューター製品を小型化することのできるように
なり、半導体パッケージの上、下側へ設けたヒートシン
クにより放熱効果が極大化され半導体パッケージを熱か
ら保護することのできる効果がある。
【図１】本発明の実施例による半導体パッケージを一部
切欠した状態の平面図である。
切欠した状態の平面図である。
【図２】図１の一部拡大断面図である。
【図３】本発明の実施例による半導体パッケージ基板に
設けた状態の斜視図である。
設けた状態の斜視図である。
【図４】従来の半導体パッケージを示す一部断面図であ
る。
る。
１，２ 上、下側メンバ（Ｍｅｍｂｅｒ）３ パッ
ド（Ｐａｄ） ４ 基板（Ｓｕｂｓｔｒａｔｅ） ５，８，１７ 接着剤 ６ 薄膜（Ｔｈｉｎ Ｆｉｌｍ） ７ チップ ９，１２ ワイヤ １０ メタルライン １１ タップ（Ｔａｐ） １３ 導体 １４ 外側パッド １５ 外部リード １６ ヒートシンク（Ｈｅａｔ Ｓｉｎｋ）１８
連結パッド １９ 密封材 ２０ 半導体パッケージ ２１ ＰＣＢ基板
ド（Ｐａｄ） ４ 基板（Ｓｕｂｓｔｒａｔｅ） ５，８，１７ 接着剤 ６ 薄膜（Ｔｈｉｎ Ｆｉｌｍ） ７ チップ ９，１２ ワイヤ １０ メタルライン １１ タップ（Ｔａｐ） １３ 導体 １４ 外側パッド １５ 外部リード １６ ヒートシンク（Ｈｅａｔ Ｓｉｎｋ）１８
連結パッド １９ 密封材 ２０ 半導体パッケージ ２１ ＰＣＢ基板
Claims (8)
- 【請求項１】 中央部にパッドが結合されて積層構造
で設けた上、下側メンバと、上面に多数の高集積チップ
が搭載されてその表面の回路パターンとワイヤボンディ
ングされ上記上、下側メンバ及びパッドの内面に各々付
着される基板と、上記上、下側の基板に搭載されたチッ
プを電気的に連結するための接続手段と、上記接続手段
の一端と連結されて外部へ設けた外部リードと、上記上
、下側メンバの外側表面に設けたヒートシンクとから成
る半導体パッケージ。 - 【請求項２】 基板上に回路パターンが形成された薄
膜が形成される請求項１記載の半導体パッケージ。 - 【請求項３】 上記接続手段は、基板上に形成された
回路パターンと、上、下側メンバの内面に形成されたメ
タルラインとワイヤボンディングされ、上記メタルライ
ンは導体により各々接地され、上記上、下側メンバを積
層させて対応される導体の間に連結パッドが介されて接
地される請求項１記載の半導体パッケージ。 - 【請求項４】 上記ヒートンシクが鰭ピンタイプで形
成される請求項１記載の半導体パッケージ。 - 【請求項５】 中央部にＣｕ−Ｗ又はＣｕ−Ｍｏを使
用して精密加工したパッドが硬ろう付けで結合された上
、下側メンバを備え、多数のチップが搭載された基板を
上、下側メンバの内側に付着させる段階と、上記上、下
側の基板に搭載されたチップを上、下側メンバから回路
的に相互連結するための接続段階と、上記上、下側メン
バが積層された構造として上側メンバのチップと下側メ
ンバのチップを電気的に連結すると共に、上、下側メン
バを密封する段階と、半導体パッケージの外部へ熱放出
するためのヒートシンクを設ける段階とから成る半導体
パッケージの製造方法。 - 【請求項６】 基板上にチップを搭載する段階が基板
を上、下側メンバに付着する段階を先行し、上記基板上
にチップを搭載する段階は、基板上に回路パターンが形
成された薄膜を形成する段階と、上記薄膜上にチップを
接着剤で付着する段階と、薄膜の回路パターンとチップ
の電極をワイヤボンディングする段階とから成る請求項
５記載の半導体パッケージの製造方法。 - 【請求項７】 上記接続段階は基板の回路パターンと
上、下側メンバの内面に形成されたメタルラインをワイ
ヤボンディングして電気的に連結する段階と、上、下側
メンバが相接する部位で露出される導体の一側を上記メ
タルラインに接地させる段階と、下側メンバの外部へ延
伸形成されたメタルラインの一側と外部リードを連結さ
せる段階とから成る請求項５記載の半導体パッケージの
製造方法。 - 【請求項８】 上記密封段階は、上、下側の導体の間
に連結パッドを介させて接続させる段階と、上、下側メ
ンバの間を密封材で密封させる段階とから成る請求項５
記載の半導体パッケージの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1991-5087 | 1991-03-30 | ||
| KR1019910005087A KR920018913A (ko) | 1991-03-30 | 1991-03-30 | 반도체 장치 및 그의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04324670A true JPH04324670A (ja) | 1992-11-13 |
| JP2831864B2 JP2831864B2 (ja) | 1998-12-02 |
Family
ID=19312691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3159964A Expired - Lifetime JP2831864B2 (ja) | 1991-03-30 | 1991-06-05 | 半導体パッケージ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2831864B2 (ja) |
| KR (1) | KR920018913A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0590482A (ja) * | 1991-09-26 | 1993-04-09 | Toshiba Corp | 半導体装置およびその製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101754031B1 (ko) | 2016-06-14 | 2017-07-07 | 제엠제코(주) | 양면 기판 노출형 반도체 패키지 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6232552U (ja) * | 1985-08-09 | 1987-02-26 | ||
| JPH02105561A (ja) * | 1988-10-14 | 1990-04-18 | Nec Corp | 半導体装置 |
-
1991
- 1991-03-30 KR KR1019910005087A patent/KR920018913A/ko not_active IP Right Cessation
- 1991-06-05 JP JP3159964A patent/JP2831864B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6232552U (ja) * | 1985-08-09 | 1987-02-26 | ||
| JPH02105561A (ja) * | 1988-10-14 | 1990-04-18 | Nec Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0590482A (ja) * | 1991-09-26 | 1993-04-09 | Toshiba Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2831864B2 (ja) | 1998-12-02 |
| KR920018913A (ko) | 1992-10-22 |
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