JPH04323858A - スタック型半導体記憶装置の製造方法 - Google Patents
スタック型半導体記憶装置の製造方法Info
- Publication number
- JPH04323858A JPH04323858A JP3092318A JP9231891A JPH04323858A JP H04323858 A JPH04323858 A JP H04323858A JP 3092318 A JP3092318 A JP 3092318A JP 9231891 A JP9231891 A JP 9231891A JP H04323858 A JPH04323858 A JP H04323858A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- semiconductor substrate
- storage node
- window
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 76
- 238000003860 storage Methods 0.000 title claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims abstract description 51
- 238000000034 method Methods 0.000 claims abstract description 45
- 229910052796 boron Inorganic materials 0.000 claims abstract description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 15
- 238000005530 etching Methods 0.000 claims abstract description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 13
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 13
- 239000010703 silicon Substances 0.000 claims abstract description 13
- 238000001459 lithography Methods 0.000 claims abstract description 10
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims abstract description 6
- 229910052698 phosphorus Inorganic materials 0.000 claims abstract description 6
- 239000011574 phosphorus Substances 0.000 claims abstract description 6
- 239000010410 layer Substances 0.000 claims description 44
- 238000009792 diffusion process Methods 0.000 claims description 36
- 239000011229 interlayer Substances 0.000 claims description 34
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 18
- 238000005468 ion implantation Methods 0.000 claims description 16
- 239000003990 capacitor Substances 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 claims description 2
- 230000001681 protective effect Effects 0.000 abstract description 9
- -1 boron ions Chemical class 0.000 abstract description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000000470 constituent Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000000593 degrading effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、スタック型半導体記憶
装置の製造方法に関するものである。
装置の製造方法に関するものである。
【０００２】
【従来の技術】近年、デバイス特性を下げることなく記
憶容量を高めるためにスタック型構造の半導体記憶装置
が広く採用されている。
憶容量を高めるためにスタック型構造の半導体記憶装置
が広く採用されている。
【０００３】図３は従来のスタック型半導体記憶装置の
製造方法を示すワード線方向の工程断面図である。同図
（ｃ）に仕上がり状態を示すように、このスタック型半
導体記憶装置において、１は不純物濃度が４×１０１６
ｃｍ−３であるｐ型シリコンよりなる半導体基板、２は
選択酸化膜、３は酸化シリコン膜よりなる層間絶縁膜、
５は多結晶シリコン膜よりなる記憶ノード、６はｎ＋拡
散層、７は酸化シリコン膜と窒化シリコン膜との２層膜
よりなる容量絶縁膜、８は多結晶シリコン膜よりなるセ
ルプレート、９は酸化シリコン膜よりなる他の層間絶縁
膜、１０は窒化シリコン膜よりなる保護膜である。
製造方法を示すワード線方向の工程断面図である。同図
（ｃ）に仕上がり状態を示すように、このスタック型半
導体記憶装置において、１は不純物濃度が４×１０１６
ｃｍ−３であるｐ型シリコンよりなる半導体基板、２は
選択酸化膜、３は酸化シリコン膜よりなる層間絶縁膜、
５は多結晶シリコン膜よりなる記憶ノード、６はｎ＋拡
散層、７は酸化シリコン膜と窒化シリコン膜との２層膜
よりなる容量絶縁膜、８は多結晶シリコン膜よりなるセ
ルプレート、９は酸化シリコン膜よりなる他の層間絶縁
膜、１０は窒化シリコン膜よりなる保護膜である。
【０００４】以下、同図（ａ）〜（ｃ）を順次参照しな
がら従来のスタック型半導体記憶装置の製造方法を説明
する。まず同図（ａ）のように、周知の方法でｐ型シリ
コンよりなる半導体基板１の表面を部分的に覆うように
選択酸化膜２を形成し、該半導体基板１の表面及び選択
酸化膜２の上に酸化シリコン膜よりなる層間絶縁膜３を
堆積させ、さらに半導体基板１の表面が一部露出するよ
うにレジストマスクを用いたリソグラフィー法と異方性
エッチング法とを適用して層間絶縁膜３に窓４を形成す
る。次に同図（ｂ）のように、露出した半導体基板１の
表面上にレジストマスクを用いたリソグラフィー法と異
方性エッチング法とを適用して多結晶シリコン膜よりな
る記憶ノード５を形成し、該記憶ノード５からのリン（
元素記号Ｐ）の拡散により半導体基板１の表面にｎ＋拡
散層６を形成する。最後に同図（ｃ）のように、記憶ノ
ード５の上に周知の方法で酸化シリコン膜と窒化シリコ
ン膜との２層膜よりなる容量絶縁膜７、多結晶シリコン
膜よりなるセルプレート８、酸化シリコン膜よりなる他
の層間絶縁膜９及び窒化シリコン膜よりなる保護膜１０
を順次形成してスタック型半導体記憶装置を得る。
がら従来のスタック型半導体記憶装置の製造方法を説明
する。まず同図（ａ）のように、周知の方法でｐ型シリ
コンよりなる半導体基板１の表面を部分的に覆うように
選択酸化膜２を形成し、該半導体基板１の表面及び選択
酸化膜２の上に酸化シリコン膜よりなる層間絶縁膜３を
堆積させ、さらに半導体基板１の表面が一部露出するよ
うにレジストマスクを用いたリソグラフィー法と異方性
エッチング法とを適用して層間絶縁膜３に窓４を形成す
る。次に同図（ｂ）のように、露出した半導体基板１の
表面上にレジストマスクを用いたリソグラフィー法と異
方性エッチング法とを適用して多結晶シリコン膜よりな
る記憶ノード５を形成し、該記憶ノード５からのリン（
元素記号Ｐ）の拡散により半導体基板１の表面にｎ＋拡
散層６を形成する。最後に同図（ｃ）のように、記憶ノ
ード５の上に周知の方法で酸化シリコン膜と窒化シリコ
ン膜との２層膜よりなる容量絶縁膜７、多結晶シリコン
膜よりなるセルプレート８、酸化シリコン膜よりなる他
の層間絶縁膜９及び窒化シリコン膜よりなる保護膜１０
を順次形成してスタック型半導体記憶装置を得る。
【０００５】
【発明が解決しようとする課題】図４は、上記従来のス
タック型半導体記憶装置の製造方法を適用する場合にお
いて、層間絶縁膜３に前記の窓４を形成するためのレジ
ストマスクの位置が正規の位置からずれたときの図３（
ｃ）に対応する図である。図４に示すように半導体基板
１と記憶ノード５との接続のために層間絶縁膜３に窓を
形成するためのレジストマスクの位置が正規の位置から
ずれ、記憶ノード５のパターンを形成するためのレジス
トマスクが正規の位置に合わせられると、異方性エッチ
ング法を適用して記憶ノード５を形成する際に、該記憶
ノード５の構成材料である多結晶シリコンだけでなく、
マスク合わせずれのために一部表面が露出した半導体基
板１を構成するｐ型シリコンも同時にエッチングされて
しまい、該半導体基板１の表面に溝１１が形成される。 このようにして溝１１が形成されたまま上記のように容
量絶縁膜７、セルプレート８、他の層間絶縁膜９及び保
護膜１０の形成を続けて行うと、同図のように溝１１の
中に容量絶縁膜７とセルプレート８とが入り込んでしま
う。また、層間絶縁膜３に窓を形成するためのレジスト
マスクが正規の位置に合わせられた場合でも、記憶ノー
ド５のパターンを形成するためのレジストマスクの位置
が正規の位置からずれるときは同様の状態になる。
タック型半導体記憶装置の製造方法を適用する場合にお
いて、層間絶縁膜３に前記の窓４を形成するためのレジ
ストマスクの位置が正規の位置からずれたときの図３（
ｃ）に対応する図である。図４に示すように半導体基板
１と記憶ノード５との接続のために層間絶縁膜３に窓を
形成するためのレジストマスクの位置が正規の位置から
ずれ、記憶ノード５のパターンを形成するためのレジス
トマスクが正規の位置に合わせられると、異方性エッチ
ング法を適用して記憶ノード５を形成する際に、該記憶
ノード５の構成材料である多結晶シリコンだけでなく、
マスク合わせずれのために一部表面が露出した半導体基
板１を構成するｐ型シリコンも同時にエッチングされて
しまい、該半導体基板１の表面に溝１１が形成される。 このようにして溝１１が形成されたまま上記のように容
量絶縁膜７、セルプレート８、他の層間絶縁膜９及び保
護膜１０の形成を続けて行うと、同図のように溝１１の
中に容量絶縁膜７とセルプレート８とが入り込んでしま
う。また、層間絶縁膜３に窓を形成するためのレジスト
マスクが正規の位置に合わせられた場合でも、記憶ノー
ド５のパターンを形成するためのレジストマスクの位置
が正規の位置からずれるときは同様の状態になる。
【０００６】以上のように層間絶縁膜３に対する窓形成
工程と記憶ノード４の形成工程との間に相対的なマスク
合わせずれが生じたために半導体基板１に形成された溝
１１の中に容量絶縁膜７とセルプレート８とが入り込ん
だスタック型半導体記憶装置において、多結晶シリコン
膜よりなるセルプレート８に電圧＋２．５Ｖを、ｐ型シ
リコンよりなる半導体基板１に電圧−３Ｖを各々印加す
ると、同図中に示すように半導体基板１に約０．４４μ
ｍ幅の厚い空乏層１２が発生する。このように厚い空乏
層１２が半導体基板１に発生すると、該空乏層１２内で
の電子正孔対生成により当該半導体記憶装置のポーズタ
イム特性が悪化する問題が生じる。
工程と記憶ノード４の形成工程との間に相対的なマスク
合わせずれが生じたために半導体基板１に形成された溝
１１の中に容量絶縁膜７とセルプレート８とが入り込ん
だスタック型半導体記憶装置において、多結晶シリコン
膜よりなるセルプレート８に電圧＋２．５Ｖを、ｐ型シ
リコンよりなる半導体基板１に電圧−３Ｖを各々印加す
ると、同図中に示すように半導体基板１に約０．４４μ
ｍ幅の厚い空乏層１２が発生する。このように厚い空乏
層１２が半導体基板１に発生すると、該空乏層１２内で
の電子正孔対生成により当該半導体記憶装置のポーズタ
イム特性が悪化する問題が生じる。
【０００７】本発明の目的は、層間絶縁膜への窓形成工
程と記憶ノードの形成工程との間に相対的なマスク合わ
せずれが生じた場合でも良好なポーズタイム特性を維持
することができるスタック型半導体記憶装置の製造方法
を提供することにある。
程と記憶ノードの形成工程との間に相対的なマスク合わ
せずれが生じた場合でも良好なポーズタイム特性を維持
することができるスタック型半導体記憶装置の製造方法
を提供することにある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、ｐ型シリコンよりなる半導体基板にマ
スク合わせずれのために形成される溝の周囲に空乏層の
形成を抑制するためのｐ＋拡散層が形成されるように、
記憶ノード形成工程と容量絶縁膜形成工程との間にボロ
ン（元素記号Ｂ）のイオンを注入する工程を追加したも
のである。
めに、本発明は、ｐ型シリコンよりなる半導体基板にマ
スク合わせずれのために形成される溝の周囲に空乏層の
形成を抑制するためのｐ＋拡散層が形成されるように、
記憶ノード形成工程と容量絶縁膜形成工程との間にボロ
ン（元素記号Ｂ）のイオンを注入する工程を追加したも
のである。
【０００９】具体的に説明すると、請求項１の発明は、
ｐ型シリコンよりなる半導体基板の表面を部分的に覆う
ように選択酸化膜を形成し、該半導体基板の表面及び選
択酸化膜の上に層間絶縁膜を堆積させ、半導体基板の表
面が一部露出するようにレジストマスクを用いたリソグ
ラフィー法と異方性エッチング法とを適用して層間絶縁
膜に窓を形成し、露出した半導体基板の表面上にレジス
トマスクを用いたリソグラフィー法と異方性エッチング
法とを適用して記憶ノードを形成し、該記憶ノードから
のリンの拡散により半導体基板の表面にｎ＋拡散層を形
成し、記憶ノードの上からボロンイオンを注入したうえ
で該記憶ノードの上に容量絶縁膜及び多結晶シリコン膜
よりなるセルプレートを順次形成する構成を採用したも
のである。
ｐ型シリコンよりなる半導体基板の表面を部分的に覆う
ように選択酸化膜を形成し、該半導体基板の表面及び選
択酸化膜の上に層間絶縁膜を堆積させ、半導体基板の表
面が一部露出するようにレジストマスクを用いたリソグ
ラフィー法と異方性エッチング法とを適用して層間絶縁
膜に窓を形成し、露出した半導体基板の表面上にレジス
トマスクを用いたリソグラフィー法と異方性エッチング
法とを適用して記憶ノードを形成し、該記憶ノードから
のリンの拡散により半導体基板の表面にｎ＋拡散層を形
成し、記憶ノードの上からボロンイオンを注入したうえ
で該記憶ノードの上に容量絶縁膜及び多結晶シリコン膜
よりなるセルプレートを順次形成する構成を採用したも
のである。
【００１０】請求項２の発明は、上記ボロンイオンの注
入量を１×１０１３ｃｍ−２以上、１×１０１４ｃｍ−
２以下とする構成を採用したものである。
入量を１×１０１３ｃｍ−２以上、１×１０１４ｃｍ−
２以下とする構成を採用したものである。
【００１１】
【作用】請求項１の発明によれば、層間絶縁膜に対する
窓形成工程と記憶ノードの形成工程との間に相対的なマ
スク合わせずれが生じ、この結果異方性エッチング法を
適用して記憶ノードを形成する際に該記憶ノードの構成
材料だけでなく半導体基板を構成するｐ型シリコンも同
時にエッチングされてしまい、該半導体基板の表面に溝
が形成されても、該溝の中に容量絶縁膜とセルプレート
とが入り込む前にボロンイオンの注入によって該溝の周
囲にｐ＋拡散層が形成される。このようにしてｐ＋拡散
層が形成されたスタック型半導体記憶装置では、多結晶
シリコン膜よりなるセルプレートに正の電圧を、ｐ型シ
リコンよりなる半導体基板に負の電圧を各々印加しても
、両者間にｐ＋拡散層が介在するので従来とは違って半
導体基板内に厚い空乏層ができることはない。したがっ
て、ポーズタイム特性の悪化が抑制される。
窓形成工程と記憶ノードの形成工程との間に相対的なマ
スク合わせずれが生じ、この結果異方性エッチング法を
適用して記憶ノードを形成する際に該記憶ノードの構成
材料だけでなく半導体基板を構成するｐ型シリコンも同
時にエッチングされてしまい、該半導体基板の表面に溝
が形成されても、該溝の中に容量絶縁膜とセルプレート
とが入り込む前にボロンイオンの注入によって該溝の周
囲にｐ＋拡散層が形成される。このようにしてｐ＋拡散
層が形成されたスタック型半導体記憶装置では、多結晶
シリコン膜よりなるセルプレートに正の電圧を、ｐ型シ
リコンよりなる半導体基板に負の電圧を各々印加しても
、両者間にｐ＋拡散層が介在するので従来とは違って半
導体基板内に厚い空乏層ができることはない。したがっ
て、ポーズタイム特性の悪化が抑制される。
【００１２】さて、上記のようにボロンイオンの注入に
よってｐ＋拡散層を形成する場合でも該ボロンイオンの
注入量が１×１０１３ｃｍ−２を下回るときは、半導体
基板にできる空乏層の幅が０．３μｍ以上となってポー
ズタイム特性の十分な維持効果が得られない。また、１
×１０１４ｃｍ−２を上回るボロンイオンの注入量は、
該ボロンイオンの注入により形成されるｐ＋拡散層と記
憶ノードからのリンの拡散により半導体基板の表面に形
成されたｎ＋拡散層との間の電位差が降伏電圧以上にな
るので採用できない。これに対してボロンイオンの注入
量として１×１０１３ｃｍ−２以上、１×１０１４ｃｍ
−２以下の範囲を採用した請求項２の発明によれば、良
好なポーズタイム特性が維持され、かつ、ｐ＋拡散層と
ｎ＋拡散層との間の電位差の増大が抑制される。
よってｐ＋拡散層を形成する場合でも該ボロンイオンの
注入量が１×１０１３ｃｍ−２を下回るときは、半導体
基板にできる空乏層の幅が０．３μｍ以上となってポー
ズタイム特性の十分な維持効果が得られない。また、１
×１０１４ｃｍ−２を上回るボロンイオンの注入量は、
該ボロンイオンの注入により形成されるｐ＋拡散層と記
憶ノードからのリンの拡散により半導体基板の表面に形
成されたｎ＋拡散層との間の電位差が降伏電圧以上にな
るので採用できない。これに対してボロンイオンの注入
量として１×１０１３ｃｍ−２以上、１×１０１４ｃｍ
−２以下の範囲を採用した請求項２の発明によれば、良
好なポーズタイム特性が維持され、かつ、ｐ＋拡散層と
ｎ＋拡散層との間の電位差の増大が抑制される。
【００１３】
【実施例】図１は、本発明の実施例に係るスタック型半
導体記憶装置の製造方法を示すワード線方向の工程断面
図である。同図（ｄ）にマスク合わせずれがない場合の
仕上がり状態を示すように、このスタック型半導体記憶
装置において前記と同様に、１は不純物濃度が４×１０
１６ｃｍ−３であるｐ型シリコンよりなる半導体基板、
２は選択酸化膜、３は酸化シリコン膜よりなる層間絶縁
膜、５は多結晶シリコン膜よりなる記憶ノード、６はｎ
＋拡散層、７は酸化シリコン膜と窒化シリコン膜との２
層膜よりなる容量絶縁膜、８は多結晶シリコン膜よりな
るセルプレート、９は酸化シリコン膜よりなる他の層間
絶縁膜、１０は窒化シリコン膜よりなる保護膜である。
導体記憶装置の製造方法を示すワード線方向の工程断面
図である。同図（ｄ）にマスク合わせずれがない場合の
仕上がり状態を示すように、このスタック型半導体記憶
装置において前記と同様に、１は不純物濃度が４×１０
１６ｃｍ−３であるｐ型シリコンよりなる半導体基板、
２は選択酸化膜、３は酸化シリコン膜よりなる層間絶縁
膜、５は多結晶シリコン膜よりなる記憶ノード、６はｎ
＋拡散層、７は酸化シリコン膜と窒化シリコン膜との２
層膜よりなる容量絶縁膜、８は多結晶シリコン膜よりな
るセルプレート、９は酸化シリコン膜よりなる他の層間
絶縁膜、１０は窒化シリコン膜よりなる保護膜である。
【００１４】以下、同図（ａ）〜（ｄ）を順次参照しな
がら本発明の実施例に係るスタック型半導体記憶装置の
製造方法を説明する。まず同図（ａ）のように、周知の
方法で半導体基板１の表面を部分的に覆うように選択酸
化膜２を形成し、該半導体基板１の表面及び選択酸化膜
２の上に層間絶縁膜３を堆積させ、さらに半導体基板１
の表面が一部露出するようにレジストマスクを用いたリ
ソグラフィー法と異方性エッチング法とを適用して層間
絶縁膜３に窓４を形成する。次に同図（ｂ）のように、
露出した半導体基板１の表面上にレジストマスクを用い
たリソグラフィー法と異方性エッチング法とを適用して
記憶ノード５を形成し、該記憶ノード５からのリンの拡
散により半導体基板１の表面にｎ＋拡散層６を形成する
。さらに同図（ｃ）のように記憶ノード５の上から５×
１０１３ｃｍ−２の注入量でボロンイオン注入１３を行
ったうえで、最後に同図（ｄ）のように、記憶ノード５
の上に周知の方法で容量絶縁膜７、セルプレート８、他
の層間絶縁膜９及び保護膜１０を順次形成してスタック
型半導体記憶装置を得る。
がら本発明の実施例に係るスタック型半導体記憶装置の
製造方法を説明する。まず同図（ａ）のように、周知の
方法で半導体基板１の表面を部分的に覆うように選択酸
化膜２を形成し、該半導体基板１の表面及び選択酸化膜
２の上に層間絶縁膜３を堆積させ、さらに半導体基板１
の表面が一部露出するようにレジストマスクを用いたリ
ソグラフィー法と異方性エッチング法とを適用して層間
絶縁膜３に窓４を形成する。次に同図（ｂ）のように、
露出した半導体基板１の表面上にレジストマスクを用い
たリソグラフィー法と異方性エッチング法とを適用して
記憶ノード５を形成し、該記憶ノード５からのリンの拡
散により半導体基板１の表面にｎ＋拡散層６を形成する
。さらに同図（ｃ）のように記憶ノード５の上から５×
１０１３ｃｍ−２の注入量でボロンイオン注入１３を行
ったうえで、最後に同図（ｄ）のように、記憶ノード５
の上に周知の方法で容量絶縁膜７、セルプレート８、他
の層間絶縁膜９及び保護膜１０を順次形成してスタック
型半導体記憶装置を得る。
【００１５】図２は、以上に説明した本発明の実施例に
係るスタック型半導体記憶装置の製造方法を適用する場
合において、層間絶縁膜３に前記の窓４を形成するため
のレジストマスクの位置が正規の位置からずれたときの
図１（ｄ）に対応する図である。図２に示すように層間
絶縁膜３に窓を形成するためのレジストマスクの位置が
正規の位置からずれ、記憶ノード５のパターンを形成す
るためのレジストマスクが正規の位置に合わせられると
、従来と同様に、異方性エッチング法を適用して記憶ノ
ード５を形成する際に半導体基板１の表面に溝１１が形
成される。ところが、この溝１１の中に容量絶縁膜７と
セルプレート８とが入り込む前にボロンイオンの注入に
よって溝１１の周囲にｐ＋拡散層１４が形成される。 上記の５×１０１３ｃｍ−２のボロンイオン注入量を採
用する場合には、約２×１０１７ｃｍ−３の不純物濃度
のｐ＋拡散層１４が形成される。なお、記憶ノード５の
パターンを形成するためのレジストマスクの位置が正規
の位置からずれたために半導体基板１の表面に溝が形成
された場合でも、ボロンイオンの注入によって該溝の周
囲にｐ＋拡散層が形成される点は同様である。
係るスタック型半導体記憶装置の製造方法を適用する場
合において、層間絶縁膜３に前記の窓４を形成するため
のレジストマスクの位置が正規の位置からずれたときの
図１（ｄ）に対応する図である。図２に示すように層間
絶縁膜３に窓を形成するためのレジストマスクの位置が
正規の位置からずれ、記憶ノード５のパターンを形成す
るためのレジストマスクが正規の位置に合わせられると
、従来と同様に、異方性エッチング法を適用して記憶ノ
ード５を形成する際に半導体基板１の表面に溝１１が形
成される。ところが、この溝１１の中に容量絶縁膜７と
セルプレート８とが入り込む前にボロンイオンの注入に
よって溝１１の周囲にｐ＋拡散層１４が形成される。 上記の５×１０１３ｃｍ−２のボロンイオン注入量を採
用する場合には、約２×１０１７ｃｍ−３の不純物濃度
のｐ＋拡散層１４が形成される。なお、記憶ノード５の
パターンを形成するためのレジストマスクの位置が正規
の位置からずれたために半導体基板１の表面に溝が形成
された場合でも、ボロンイオンの注入によって該溝の周
囲にｐ＋拡散層が形成される点は同様である。
【００１６】このようにしてｐ＋拡散層１４が形成され
たスタック型半導体記憶装置では、前記と同様に多結晶
シリコン膜よりなるセルプレート８に電圧＋２．５Ｖを
、ｐ型シリコンよりなる半導体基板１に電圧−３Ｖを各
々印加しても、両者間にｐ＋拡散層１４が介在するので
半導体基板１内にできる空乏層幅が０．２μｍ以下に抑
制される。つまり、上記のように層間絶縁膜３に対する
窓形成工程と記憶ノード４の形成工程との間に相対的な
マスク合わせずれが生じた場合でも、スタック型半導体
記憶装置の良好なポーズタイム特性を維持することがで
きる。
たスタック型半導体記憶装置では、前記と同様に多結晶
シリコン膜よりなるセルプレート８に電圧＋２．５Ｖを
、ｐ型シリコンよりなる半導体基板１に電圧−３Ｖを各
々印加しても、両者間にｐ＋拡散層１４が介在するので
半導体基板１内にできる空乏層幅が０．２μｍ以下に抑
制される。つまり、上記のように層間絶縁膜３に対する
窓形成工程と記憶ノード４の形成工程との間に相対的な
マスク合わせずれが生じた場合でも、スタック型半導体
記憶装置の良好なポーズタイム特性を維持することがで
きる。
【００１７】なお、ボロンイオンの注入量が１×１０１
３ｃｍ−２を下回るときは、半導体基板１にできる空乏
層の幅が０．３μｍ以上となってポーズタイム特性の十
分な維持効果が得られない。また、１×１０１４ｃｍ−
２を上回るボロンイオンの注入量は、該ボロンイオンの
注入によって形成されるｐ＋拡散層１４と半導体基板１
の表面に形成されたｎ＋拡散層６との間の電位差が降伏
電圧以上になるので採用できない。したがって、ボロン
イオンの注入量として１×１０１３ｃｍ−２以上、１×
１０１４ｃｍ−２以下の範囲を採用するのが適当である
。
３ｃｍ−２を下回るときは、半導体基板１にできる空乏
層の幅が０．３μｍ以上となってポーズタイム特性の十
分な維持効果が得られない。また、１×１０１４ｃｍ−
２を上回るボロンイオンの注入量は、該ボロンイオンの
注入によって形成されるｐ＋拡散層１４と半導体基板１
の表面に形成されたｎ＋拡散層６との間の電位差が降伏
電圧以上になるので採用できない。したがって、ボロン
イオンの注入量として１×１０１３ｃｍ−２以上、１×
１０１４ｃｍ−２以下の範囲を採用するのが適当である
。
【００１８】
【発明の効果】以上説明してきたように、請求項１の発
明によれば、ｐ型シリコンよりなる半導体基板の表面上
の層間絶縁膜に窓を形成し、露出した半導体基板の表面
上に記憶ノードを形成し、該記憶ノードの上からボロン
イオンを注入したうえで容量絶縁膜及び多結晶シリコン
膜よりなるセルプレートを順次形成する構成を採用した
ので、層間絶縁膜に対する窓形成工程と記憶ノードの形
成工程との間に相対的なマスク合わせずれが生じ、この
結果異方性エッチング法を適用して記憶ノードを形成す
る際に半導体基板の表面に溝が形成されても、ボロンイ
オンの注入によって該溝の周囲にｐ＋拡散層が形成され
る。したがって、セルプレートに正の電圧を、半導体基
板に負の電圧を各々印加しても、両者間にｐ＋拡散層が
介在するので従来とは違って半導体基板内にできる空乏
層幅が抑制され、スタック型半導体記憶装置の良好なポ
ーズタイム特性を維持することができる。
明によれば、ｐ型シリコンよりなる半導体基板の表面上
の層間絶縁膜に窓を形成し、露出した半導体基板の表面
上に記憶ノードを形成し、該記憶ノードの上からボロン
イオンを注入したうえで容量絶縁膜及び多結晶シリコン
膜よりなるセルプレートを順次形成する構成を採用した
ので、層間絶縁膜に対する窓形成工程と記憶ノードの形
成工程との間に相対的なマスク合わせずれが生じ、この
結果異方性エッチング法を適用して記憶ノードを形成す
る際に半導体基板の表面に溝が形成されても、ボロンイ
オンの注入によって該溝の周囲にｐ＋拡散層が形成され
る。したがって、セルプレートに正の電圧を、半導体基
板に負の電圧を各々印加しても、両者間にｐ＋拡散層が
介在するので従来とは違って半導体基板内にできる空乏
層幅が抑制され、スタック型半導体記憶装置の良好なポ
ーズタイム特性を維持することができる。
【００１９】また、請求項２の発明によれば、上記ボロ
ンイオンの注入量を１×１０１３ｃｍ−２以上、１×１
０１４ｃｍ−２以下とする構成を採用したので、良好な
ポーズタイム特性を維持できるだけでなく、該ボロンイ
オンの注入により形成されるｐ＋拡散層と記憶ノードか
らのリンの拡散により半導体基板の表面に形成されたｎ
＋拡散層との間の電位差が降伏電圧以上になることを防
止できる。
ンイオンの注入量を１×１０１３ｃｍ−２以上、１×１
０１４ｃｍ−２以下とする構成を採用したので、良好な
ポーズタイム特性を維持できるだけでなく、該ボロンイ
オンの注入により形成されるｐ＋拡散層と記憶ノードか
らのリンの拡散により半導体基板の表面に形成されたｎ
＋拡散層との間の電位差が降伏電圧以上になることを防
止できる。
【図１】 本発明の実施例に係るスタック型半導体記
憶装置の製造方法を示すワード線方向の工程断面図であ
って、（ａ）は層間絶縁膜に窓を形成する工程が完了し
た状態、（ｂ）は記憶ノード及びｎ＋拡散層の形成工程
が完了した状態、（ｃ）は記憶ノードの上からボロンイ
オンを注入している状態、（ｄ）はボロンイオンの注入
完了後に容量絶縁膜、セルプレート、他の層間絶縁膜及
び保護膜を順次形成する工程が完了した状態を各々示す
ものである。
憶装置の製造方法を示すワード線方向の工程断面図であ
って、（ａ）は層間絶縁膜に窓を形成する工程が完了し
た状態、（ｂ）は記憶ノード及びｎ＋拡散層の形成工程
が完了した状態、（ｃ）は記憶ノードの上からボロンイ
オンを注入している状態、（ｄ）はボロンイオンの注入
完了後に容量絶縁膜、セルプレート、他の層間絶縁膜及
び保護膜を順次形成する工程が完了した状態を各々示す
ものである。
【図２】 図１のスタック型半導体記憶装置の製造方
法を適用する場合において、層間絶縁膜に窓を形成する
ためのレジストマスクの位置が正規の位置からずれたと
きの図１（ｄ）に対応する図である。
法を適用する場合において、層間絶縁膜に窓を形成する
ためのレジストマスクの位置が正規の位置からずれたと
きの図１（ｄ）に対応する図である。
【図３】 従来のスタック型半導体記憶装置の製造方
法を示すワード線方向の工程断面図であって、（ａ）は
層間絶縁膜に窓を形成する工程が完了した状態、（ｂ）
は記憶ノード及びｎ＋拡散層の形成工程が完了した状態
、（ｃ）は記憶ノードの上に容量絶縁膜、セルプレート
、他の層間絶縁膜及び保護膜を順次形成する工程が完了
した状態を各々示すものである。
法を示すワード線方向の工程断面図であって、（ａ）は
層間絶縁膜に窓を形成する工程が完了した状態、（ｂ）
は記憶ノード及びｎ＋拡散層の形成工程が完了した状態
、（ｃ）は記憶ノードの上に容量絶縁膜、セルプレート
、他の層間絶縁膜及び保護膜を順次形成する工程が完了
した状態を各々示すものである。
【図４】 図３のスタック型半導体記憶装置の製造方
法を適用する場合において、層間絶縁膜に窓を形成する
ためのレジストマスクの位置が正規の位置からずれたと
きの図３（ｃ）に対応する図である。
法を適用する場合において、層間絶縁膜に窓を形成する
ためのレジストマスクの位置が正規の位置からずれたと
きの図３（ｃ）に対応する図である。
１…半導体基板
２…選択酸化膜
３…層間絶縁膜
４…窓
５…記憶ノード
６…ｎ＋拡散層
７…容量絶縁膜
８…セルプレート
９…他の層間絶縁膜
１０…保護膜
１１…溝
１２…空乏層
１３…ボロンイオン注入
１４…ｐ＋拡散層
Claims (2)
- 【請求項１】 ｐ型シリコンよりなる半導体基板の表
面を部分的に覆うように選択酸化膜を形成し、前記半導
体基板の表面及び前記選択酸化膜の上に層間絶縁膜を堆
積させ、前記半導体基板の表面が一部露出するようにレ
ジストマスクを用いたリソグラフィー法と異方性エッチ
ング法とを適用して前記層間絶縁膜に窓を形成し、露出
した前記半導体基板の表面上にレジストマスクを用いた
リソグラフィー法と異方性エッチング法とを適用して記
憶ノードを形成し、該記憶ノードからのリンの拡散によ
り前記半導体基板の表面にｎ＋拡散層を形成し、前記記
憶ノードの上からボロンイオンを注入したうえで該記憶
ノードの上に容量絶縁膜及び多結晶シリコン膜よりなる
セルプレートを順次形成することを特徴とするスタック
型半導体記憶装置の製造方法。 - 【請求項２】 前記ボロンイオンの注入量を１×１０
１３ｃｍ−２以上、１×１０１４ｃｍ−２以下としたこ
とを特徴とする請求項１記載のスタック型半導体記憶装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3092318A JPH04323858A (ja) | 1991-04-23 | 1991-04-23 | スタック型半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3092318A JPH04323858A (ja) | 1991-04-23 | 1991-04-23 | スタック型半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04323858A true JPH04323858A (ja) | 1992-11-13 |
Family
ID=14051046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3092318A Pending JPH04323858A (ja) | 1991-04-23 | 1991-04-23 | スタック型半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04323858A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021140905A1 (ja) | 2020-01-06 | 2021-07-15 | 株式会社日本触媒 | 吸収体、吸水性樹脂、及び吸収性物品 |
| WO2021157369A1 (ja) | 2020-02-04 | 2021-08-12 | 株式会社ジェイエスピー | ポリプロピレン系樹脂発泡粒子、及びポリプロピレン系樹脂発泡粒子成形体 |
-
1991
- 1991-04-23 JP JP3092318A patent/JPH04323858A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021140905A1 (ja) | 2020-01-06 | 2021-07-15 | 株式会社日本触媒 | 吸収体、吸水性樹脂、及び吸収性物品 |
| WO2021157369A1 (ja) | 2020-02-04 | 2021-08-12 | 株式会社ジェイエスピー | ポリプロピレン系樹脂発泡粒子、及びポリプロピレン系樹脂発泡粒子成形体 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0832033A (ja) | 埋込コンタクトと拡散領域間の低抵抗電流パスを形成する方法および該埋込コンタクトを有する半導体装置 | |
| JPH06105774B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JPS61179568A (ja) | 半導体記憶装置の製造方法 | |
| JPH03102869A (ja) | 半導体装置の製造方法 | |
| US5149666A (en) | Method of manufacturing a semiconductor memory device having a floating gate electrode composed of 2-10 silicon grains | |
| US5031010A (en) | Semiconductor memory device and method of manufacturing the same | |
| JP2945964B2 (ja) | 半導体素子の配線構造 | |
| JPH04323858A (ja) | スタック型半導体記憶装置の製造方法 | |
| JP3018993B2 (ja) | 半導体装置の製造方法 | |
| JP2574629B2 (ja) | ワード線分岐の金属コンタクト製造方法 | |
| JP2908146B2 (ja) | 半導体装置およびその製造方法 | |
| JPH04323859A (ja) | スタック型半導体記憶装置の製造方法 | |
| JP2523645B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP3243885B2 (ja) | 半導体記憶装置 | |
| JP2721167B2 (ja) | 半導体記憶装置 | |
| JPS6138867B2 (ja) | ||
| JPH04266059A (ja) | スタック型半導体記憶装置の製造方法 | |
| JPH0695550B2 (ja) | 半導体装置 | |
| JP3085687B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP2733972B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH0381297B2 (ja) | ||
| JP3252980B2 (ja) | 半導体装置の製造方法 | |
| JPS6410947B2 (ja) | ||
| JPH0575053A (ja) | 半導体記憶装置 | |
| JP2889683B2 (ja) | 半導体装置 |