JPH0431831A - 半導体基板を用いた液晶表示装置 - Google Patents
半導体基板を用いた液晶表示装置Info
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- JPH0431831A JPH0431831A JP2136989A JP13698990A JPH0431831A JP H0431831 A JPH0431831 A JP H0431831A JP 2136989 A JP2136989 A JP 2136989A JP 13698990 A JP13698990 A JP 13698990A JP H0431831 A JPH0431831 A JP H0431831A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体基板を用いた液晶表示装置の構造に関し
、とくに画素の電圧保持用キャパシタに関する。
、とくに画素の電圧保持用キャパシタに関する。
以下の説明においては「キャパシタ」は電荷ヲ保持する
機能を有する素子の意味で、「容量」はその電荷保持量
を示すキャパシタンスの意味で用いる。
機能を有する素子の意味で、「容量」はその電荷保持量
を示すキャパシタンスの意味で用いる。
従来の半導体基板を用いた液晶表示装置としては、例え
ば特開昭５５−５１８号公報で開示されている。この公
報記載の液晶表示装置の構造においては、液晶駆動用ト
ランジスタによって印加された画素の信号は、別に設置
されたキャパシタに電荷の形で蓄えられ、電圧保持がな
されている。
ば特開昭５５−５１８号公報で開示されている。この公
報記載の液晶表示装置の構造においては、液晶駆動用ト
ランジスタによって印加された画素の信号は、別に設置
されたキャパシタに電荷の形で蓄えられ、電圧保持がな
されている。
すなわち、各画素ごとに液晶駆動用トランジスタの領域
だけではなく、電圧保持用キャパシタの領域も、確保し
ておかなければならない。この例を第３図に示す。なお
、第３図は１画素を示す。スイッチング信号線１９は液
晶駆動用トランジスタ５１のオン／オフを適当なタイミ
ングで制御する。
だけではなく、電圧保持用キャパシタの領域も、確保し
ておかなければならない。この例を第３図に示す。なお
、第３図は１画素を示す。スイッチング信号線１９は液
晶駆動用トランジスタ５１のオン／オフを適当なタイミ
ングで制御する。
画像信号は、データ信号線１７からこの液晶駆動用トラ
ンジスタ５１をかいして、液晶画素電極と対向電極とが
形成する液晶の等価キャパシタ５６に送り込まれる。そ
してこの電圧が液晶に印加され、液晶表示がなされるわ
けである。データ信号は、液晶の等価キャパシタ５３に
電荷の形で蓄えられるが、液晶自身の抵抗または液晶駆
動用トランジスタ５１のオフ時抵抗などによる漏れ電流
があるため、ある容量以上の画素電圧保持用キャパシタ
５５がないとその電圧は減衰し、画質が悪化する。液晶
画素へのビデオ信号導入はｌフレーム周期（約３３ｍ５
）毎に行なわれるので、漏れ電流の抵抗値と液晶の等価
キャパシタ５３、および画素電圧保持用キャパシタ５５
で決まる時定数が、この１フレ一ム周期より大きくなる
ように、画素電圧保持用キャパシタ５５の容量も大きく
しなければならない。
ンジスタ５１をかいして、液晶画素電極と対向電極とが
形成する液晶の等価キャパシタ５６に送り込まれる。そ
してこの電圧が液晶に印加され、液晶表示がなされるわ
けである。データ信号は、液晶の等価キャパシタ５３に
電荷の形で蓄えられるが、液晶自身の抵抗または液晶駆
動用トランジスタ５１のオフ時抵抗などによる漏れ電流
があるため、ある容量以上の画素電圧保持用キャパシタ
５５がないとその電圧は減衰し、画質が悪化する。液晶
画素へのビデオ信号導入はｌフレーム周期（約３３ｍ５
）毎に行なわれるので、漏れ電流の抵抗値と液晶の等価
キャパシタ５３、および画素電圧保持用キャパシタ５５
で決まる時定数が、この１フレ一ム周期より大きくなる
ように、画素電圧保持用キャパシタ５５の容量も大きく
しなければならない。
１画素のピッチが５０μｍ以上である場合、画素電圧保
持用キャパシタを電極付近に配置することは容易である
。この例を第４図に示す。第４図（ａ）は平面図、第４
図（ｂ）は第４図（ａＪＯＢ−Ｂ練における断面図であ
る。第３図に示す画素電圧保持用キャパシタ５５は画素
電圧保持用キャパシタ作込み領域５７と、半導体基板１
５の拡散領域６５上の画素電圧保持用キャパシタ電極５
９との重なり合う領域に形成され、液晶駆動用トランジ
スタのドレイン６１と接続穴４５ｂ、４５Ｃを介して接
続している。キャパシタ接地信号線６６は半導体基板１
５０基板電極と接続穴４５ｄを介して接続する。また液
晶画素電極１１と対向電極（図示せず）との間に挾持す
る液晶により、第３図に示す液晶の等価キャパシタ５６
を構成する。データ信号線１７からの画像信号はスイッ
チング信号線１９に制御されて液晶駆動用トランジスタ
のドレイン６１に送られ、第３図に示す液晶の等価キャ
パシタ５３に蓄えられる。データ信号１ｌＪ１７は接続
穴４５ａを介して液晶駆動用トランジスタのンース６７
と接続している。スイッチング信号線１９は液晶駆動用
トランジスタ５１のゲート電極も兼ねている。第３図に
示す画素電圧保持用キャパシタ５５は拡散領域６５と絶
縁膜６９と画素電圧保持用キャパシタ電極５９とにより
構成される。
持用キャパシタを電極付近に配置することは容易である
。この例を第４図に示す。第４図（ａ）は平面図、第４
図（ｂ）は第４図（ａＪＯＢ−Ｂ練における断面図であ
る。第３図に示す画素電圧保持用キャパシタ５５は画素
電圧保持用キャパシタ作込み領域５７と、半導体基板１
５の拡散領域６５上の画素電圧保持用キャパシタ電極５
９との重なり合う領域に形成され、液晶駆動用トランジ
スタのドレイン６１と接続穴４５ｂ、４５Ｃを介して接
続している。キャパシタ接地信号線６６は半導体基板１
５０基板電極と接続穴４５ｄを介して接続する。また液
晶画素電極１１と対向電極（図示せず）との間に挾持す
る液晶により、第３図に示す液晶の等価キャパシタ５６
を構成する。データ信号線１７からの画像信号はスイッ
チング信号線１９に制御されて液晶駆動用トランジスタ
のドレイン６１に送られ、第３図に示す液晶の等価キャ
パシタ５３に蓄えられる。データ信号１ｌＪ１７は接続
穴４５ａを介して液晶駆動用トランジスタのンース６７
と接続している。スイッチング信号線１９は液晶駆動用
トランジスタ５１のゲート電極も兼ねている。第３図に
示す画素電圧保持用キャパシタ５５は拡散領域６５と絶
縁膜６９と画素電圧保持用キャパシタ電極５９とにより
構成される。
この場合、画素面積は５０Ｘ５０μｍ 、液晶の誘電率
をε−５、液晶層厚は３μｍとして、液晶そのものの容
量はＣＬ、＝３７ｆＦとなる。この画素に設置しうる画
素電圧保持用キャパシタの容量Ｃは、絶ＲＭ６９の誘電
体としてＳ ｌ Ｏ！ＬＤ を使用し、面積−４０Ｘ４０μｍ 、厚さ＝５０ｎｍと
した場合、ＣＨＬＤ ＝ １．０５ ｐ Ｆとなる。
をε−５、液晶層厚は３μｍとして、液晶そのものの容
量はＣＬ、＝３７ｆＦとなる。この画素に設置しうる画
素電圧保持用キャパシタの容量Ｃは、絶ＲＭ６９の誘電
体としてＳ ｌ Ｏ！ＬＤ を使用し、面積−４０Ｘ４０μｍ 、厚さ＝５０ｎｍと
した場合、ＣＨＬＤ ＝ １．０５ ｐ Ｆとなる。
したがって、画素電圧を保持するように働くキャパシタ
の総容量ＣＴＯＴＡＬ はＣＴＯＴＡＬ＝ １．０９
ｐ Ｆであり、液晶画素駆動用トランジスタのオフ時漏
れ電流抵抗を１×ｌＯΩとすれば、この画素の電圧降下
時定数は約Ｉ ＳｅＣとなる。ビデオ信号の１フレ一ム
周期は３３ｍ５であるから、電圧を保持するのは非常に
容易である。
の総容量ＣＴＯＴＡＬ はＣＴＯＴＡＬ＝ １．０９
ｐ Ｆであり、液晶画素駆動用トランジスタのオフ時漏
れ電流抵抗を１×ｌＯΩとすれば、この画素の電圧降下
時定数は約Ｉ ＳｅＣとなる。ビデオ信号の１フレ一ム
周期は３３ｍ５であるから、電圧を保持するのは非常に
容易である。
ところが、画素および液晶表示装置全体を小型化し、ビ
デオレコーダのビューファインダーなど小型のものへと
応用を広げようとすると問題が生ずる。すなわち画素間
隔を狭くしてゆくと、液晶画素の容量および画素電圧保
持用キャパシタの容量は激減する。たとえば、第４図の
例と同様、液晶の誘電率をε＝５、液晶層厚は３μｍと
し、画素面積を１５Ｘ１５μｍ 程度に縮小すると、液
晶画素の容量はＣＬｃ＝３．３ｆＦ となってしまう
。
デオレコーダのビューファインダーなど小型のものへと
応用を広げようとすると問題が生ずる。すなわち画素間
隔を狭くしてゆくと、液晶画素の容量および画素電圧保
持用キャパシタの容量は激減する。たとえば、第４図の
例と同様、液晶の誘電率をε＝５、液晶層厚は３μｍと
し、画素面積を１５Ｘ１５μｍ 程度に縮小すると、液
晶画素の容量はＣＬｃ＝３．３ｆＦ となってしまう
。
しかも、画素電圧保持用キャバンタ伶込み領域５７は、
拡散領域６．５で形成する必要があり、この拡散領域は
隣接する別の拡散領域から一定の距離を置かねばならな
いなどの設計上の制限がある。
拡散領域６．５で形成する必要があり、この拡散領域は
隣接する別の拡散領域から一定の距離を置かねばならな
いなどの設計上の制限がある。
したがって、画素電圧保持用キャパシタそのものを設置
することも困難となってくる。このことがら、画素電圧
を保持する働きをするキャパシタの容量ＣＴＯＴＡＬ
は、液晶画素の容量ＣＬＣに等しく、つまりわずか３
．３ｆＦとなり１フレ一ム周期の期間電圧を保持するこ
とはできなくなる。
することも困難となってくる。このことがら、画素電圧
を保持する働きをするキャパシタの容量ＣＴＯＴＡＬ
は、液晶画素の容量ＣＬＣに等しく、つまりわずか３
．３ｆＦとなり１フレ一ム周期の期間電圧を保持するこ
とはできなくなる。
本発明の目的は半導体基板を用いた液晶表示装置におい
て、単一画素を小面積とした場合でも、画素電圧保持用
キャパシタの容量を十分保ち、画質を向上させることが
可能な液晶表示装置を提供することである。
て、単一画素を小面積とした場合でも、画素電圧保持用
キャパシタの容量を十分保ち、画質を向上させることが
可能な液晶表示装置を提供することである。
上記目的を達成するため、本発明の液晶表示装置におい
ては画素電圧保持用キャパシタとしてｐｎ接合容量を用
いる。
ては画素電圧保持用キャパシタとしてｐｎ接合容量を用
いる。
以下図面を用いて本発明の詳細な説明する。
第１図（ａ）は平面図、第１図（１））は、第１図（ａ
）のＡ−Ａ線における断面図を示す。液晶画素電極１１
は、対向電極（図示せず）との間に挾持する液晶により
、第３図に示す液晶の等価キャノくシタ５３を構成する
。ｐｎ接合容量２１による画素電圧保持用キャパシタ領
域１６は、周辺の半導体基板１５との間に空乏層を生じ
てキャパシタを形成する。なお、画素電圧保持用キャパ
シタ領域１３は液晶駆動用トランジスタのドレイン６１
の領域でもある。スイッチング信号線１９により液晶駆
動用トランジスタ５１０オン／オフが制御されて、デー
タ信号線１７からの電圧が液晶駆動用トランジスタのド
レイン６１領域に印加され、電荷の形で画素電圧保持用
キャノくシタ領域１３のｐｎ接合容量２１に蓄えられる
。
）のＡ−Ａ線における断面図を示す。液晶画素電極１１
は、対向電極（図示せず）との間に挾持する液晶により
、第３図に示す液晶の等価キャノくシタ５３を構成する
。ｐｎ接合容量２１による画素電圧保持用キャパシタ領
域１６は、周辺の半導体基板１５との間に空乏層を生じ
てキャパシタを形成する。なお、画素電圧保持用キャパ
シタ領域１３は液晶駆動用トランジスタのドレイン６１
の領域でもある。スイッチング信号線１９により液晶駆
動用トランジスタ５１０オン／オフが制御されて、デー
タ信号線１７からの電圧が液晶駆動用トランジスタのド
レイン６１領域に印加され、電荷の形で画素電圧保持用
キャノくシタ領域１３のｐｎ接合容量２１に蓄えられる
。
このｐｎ接合容量２１による電圧保持の仕組みは次の通
りである。液晶駆動用トランジスタのドレイン６１領域
の周囲はｐｎ接合となっているので、液晶表示装置が動
作している間はこの接合に逆バイアスがかかり、このた
め空乏層による容量が発生する。本発明ではこれを画素
電圧を保持するためのキャパシタとして利用している。
りである。液晶駆動用トランジスタのドレイン６１領域
の周囲はｐｎ接合となっているので、液晶表示装置が動
作している間はこの接合に逆バイアスがかかり、このた
め空乏層による容量が発生する。本発明ではこれを画素
電圧を保持するためのキャパシタとして利用している。
すなわち液晶画素電極１１と対向電極（図示せず）間の
液晶の等価キャパシタと並列に、液晶駆動用トランジス
タのドレイン６１領域と半導体基板１５間のｐｎ接合容
量２１を設置しているのである。さらに、この液晶駆動
用トランジスタのドレイン６１領域を隣接する拡散領域
と互いに干渉を及ぼし合わない範囲で可能な限り拡大し
、ｐｎ接合容量２１の容量を増加させることで、液晶画
素の電圧保持性はより向上する。
液晶の等価キャパシタと並列に、液晶駆動用トランジス
タのドレイン６１領域と半導体基板１５間のｐｎ接合容
量２１を設置しているのである。さらに、この液晶駆動
用トランジスタのドレイン６１領域を隣接する拡散領域
と互いに干渉を及ぼし合わない範囲で可能な限り拡大し
、ｐｎ接合容量２１の容量を増加させることで、液晶画
素の電圧保持性はより向上する。
さて、第１図に示す実施例の場合、画素面積は１５Ｘ１
５μｍ である。したがって液晶の誘電率をε＝５、液
晶層厚を３μｍとした場合、液晶画素の容量はＣＬＣ−
３，３ｆＦである。また液晶駆動用トランジスタのドレ
イン６１の領域は周囲長が５２μｍ、面積は１７０μｍ
２である。実験によれば、ｐｎ接合の容量はドレイン領
域周囲の単位長に対して２．８ｘ １０−” Ｆ／μｍ
、そして液晶駆動用トランジスタのドレイン６１領域の
単位底面積当り３．２Ｘ １０−” Ｆ／μｍ’ とい
う結果が得られている。これより本実施例での液晶駆動
用トランジスタのドレイン６１領域のｐｎ接合容容量
ｐ ｎ ｊはＣｐ ｎ Ｊ＝ ６９ ｆ Ｆ である。
５μｍ である。したがって液晶の誘電率をε＝５、液
晶層厚を３μｍとした場合、液晶画素の容量はＣＬＣ−
３，３ｆＦである。また液晶駆動用トランジスタのドレ
イン６１の領域は周囲長が５２μｍ、面積は１７０μｍ
２である。実験によれば、ｐｎ接合の容量はドレイン領
域周囲の単位長に対して２．８ｘ １０−” Ｆ／μｍ
、そして液晶駆動用トランジスタのドレイン６１領域の
単位底面積当り３．２Ｘ １０−” Ｆ／μｍ’ とい
う結果が得られている。これより本実施例での液晶駆動
用トランジスタのドレイン６１領域のｐｎ接合容容量
ｐ ｎ ｊはＣｐ ｎ Ｊ＝ ６９ ｆ Ｆ である。
したがって電圧保持容量はＣＴＯＴＡＬ −３，３＋６
９＝ ７２ ｆ Ｆとなり時定数は７２ ｍ ｓで１フ
レ一ム周期３３ｍ５に対して十分な長さであると言える
。
９＝ ７２ ｆ Ｆとなり時定数は７２ ｍ ｓで１フ
レ一ム周期３３ｍ５に対して十分な長さであると言える
。
第２図（ａ）〜（ｄ）は本実施例の構造の作製方法の概
略を示す断面図である。本例ではｐ型シリコン基板上に
ｎ型トランジスタを作製する場合について述べる。ｎ型
シリコン基板上にｐ型トランジスタを作製する場合につ
いてもほとんど同様な工程により作製可能である。
略を示す断面図である。本例ではｐ型シリコン基板上に
ｎ型トランジスタを作製する場合について述べる。ｎ型
シリコン基板上にｐ型トランジスタを作製する場合につ
いてもほとんど同様な工程により作製可能である。
まず第２図（ａ）に示すよ１うに、導電型がｐ型の半導
体基板１５上に素子分離のため、選択酸化法を用いて厚
さ７００ｎｍの選択酸化膜２６を形成する。次に酸化処
理を行ないゲート酸化膜２５を厚さ５Ｑｎｍ形成し、そ
の後ポリシリコン層を熱ＣＶＤ法により厚さ５００ｎｍ
堆積する。このポリシリコン層が、第１図に示す、スイ
ッチング信号線１９、および液晶駆動用トランジスタ５
１のゲート電極となる。ポリシリコン層には不純物であ
るリンを加速エネルギー５０ ｋｅＶで１、ＱＸＩＯ，
α のドーズ量だけ打ち込み導電性をもたせる。この
後ゲート電極およびスイッチング信号線パターンをホト
リソグラフィー法によりレジストで形成し、このレジス
トをエツチングマスクとしてポリシリコンのエツチング
を施す（・わゆるホトエツチングにより、液晶駆動用ト
ランジスタのポリシリコンゲート部２７を形成する。
体基板１５上に素子分離のため、選択酸化法を用いて厚
さ７００ｎｍの選択酸化膜２６を形成する。次に酸化処
理を行ないゲート酸化膜２５を厚さ５Ｑｎｍ形成し、そ
の後ポリシリコン層を熱ＣＶＤ法により厚さ５００ｎｍ
堆積する。このポリシリコン層が、第１図に示す、スイ
ッチング信号線１９、および液晶駆動用トランジスタ５
１のゲート電極となる。ポリシリコン層には不純物であ
るリンを加速エネルギー５０ ｋｅＶで１、ＱＸＩＯ，
α のドーズ量だけ打ち込み導電性をもたせる。この
後ゲート電極およびスイッチング信号線パターンをホト
リソグラフィー法によりレジストで形成し、このレジス
トをエツチングマスクとしてポリシリコンのエツチング
を施す（・わゆるホトエツチングにより、液晶駆動用ト
ランジスタのポリシリコンゲート部２７を形成する。
その後ソース領域２９およびドレイン領域６１とにｎ型
の不純物であるリンを加速エネルギー５０ｋｅ■ で
イオン注入量３．５Ｘ １０Ｉ５ＣｒｒＬ−２の条件で
半導体基板１５に打ち込むと、ｎチャネル型の液晶駆動
用トランジスタ５１が形成される。
の不純物であるリンを加速エネルギー５０ｋｅ■ で
イオン注入量３．５Ｘ １０Ｉ５ＣｒｒＬ−２の条件で
半導体基板１５に打ち込むと、ｎチャネル型の液晶駆動
用トランジスタ５１が形成される。
次に第２図（ｂ）に示すように、１層目の中間絶縁膜と
してリンおよびボロンを含む二酸化シリコン膜６６を熱
ＣＶＤ法により厚さ５５０ｎｍ形成する。
してリンおよびボロンを含む二酸化シリコン膜６６を熱
ＣＶＤ法により厚さ５５０ｎｍ形成する。
次に第２図（Ｃ）に示すように、液晶駆動用トランジス
タ５１のソース領域２９、ドレイン領域６１の電気的接
続のため、１層目中間絶縁膜である二酸化シリコン膜６
６をエツチングし、穴を開けてコンタクトホール３５と
する。そして１層目のアルミニウムをスパッタリング法
により厚さ１μｍ堆積する。その後ホトエツチングによ
りアルミニウム層を必要な形にバターニングし、１層目
アルミニウム配線３７とする。
タ５１のソース領域２９、ドレイン領域６１の電気的接
続のため、１層目中間絶縁膜である二酸化シリコン膜６
６をエツチングし、穴を開けてコンタクトホール３５と
する。そして１層目のアルミニウムをスパッタリング法
により厚さ１μｍ堆積する。その後ホトエツチングによ
りアルミニウム層を必要な形にバターニングし、１層目
アルミニウム配線３７とする。
さらに第２図（ｄ）に示すように、第２層目の中間絶縁
膜として、リンを含む二酸化シリコン膜６９を熱ＣＶＤ
法により、厚さ１．２μｍ形成する。その後１層目と２
層目のアルミニウム配線を接続するためのスルーホール
４１を、第２層目の中間絶縁膜３９である二酸化シリコ
ン膜３９に開口したあと２層目アルミニウム配線４６を
１層目アルミニウム配線６７と同様スパッタリング法で
厚さ１μｍ形成する。そして必要な形にホトエツチング
によりパターニングし、トランジスタのドレイン領域３
１から接続しているものについては液晶画素電極１１と
なる。最後に熱処理を行い１層目アルミニウム配線６７
とソース領域２９、およびドレイン領域６１のシリコン
とを合金化し、完成する。
膜として、リンを含む二酸化シリコン膜６９を熱ＣＶＤ
法により、厚さ１．２μｍ形成する。その後１層目と２
層目のアルミニウム配線を接続するためのスルーホール
４１を、第２層目の中間絶縁膜３９である二酸化シリコ
ン膜３９に開口したあと２層目アルミニウム配線４６を
１層目アルミニウム配線６７と同様スパッタリング法で
厚さ１μｍ形成する。そして必要な形にホトエツチング
によりパターニングし、トランジスタのドレイン領域３
１から接続しているものについては液晶画素電極１１と
なる。最後に熱処理を行い１層目アルミニウム配線６７
とソース領域２９、およびドレイン領域６１のシリコン
とを合金化し、完成する。
以上のように通常の半導体装置の作製方法と特別に変わ
るところはなく、周辺の回路と同時に形成することが可
能である。
るところはなく、周辺の回路と同時に形成することが可
能である。
この発明によれば、画素を微細化していった場合でも、
ｐｎ接合容量が液晶画素電圧保持用キャパシタとして働
き、このキャパシタの総容量を十分な大きさに保つこと
ができるので、表示画質を高品位とすることができる。
ｐｎ接合容量が液晶画素電圧保持用キャパシタとして働
き、このキャパシタの総容量を十分な大きさに保つこと
ができるので、表示画質を高品位とすることができる。
また、画素パターンのレイアウトにおいても面積を余分
に使用する必要がないため、他の回路や配線を冗長に使
用することも可能となる。このｐｎ接合容量は、液晶駆
動用トランジスタを作製する際に同時に作製されるので
、製造工程をなんら変える必要はない。したがって、歩
留りやコストの面からも非常に有利である。
に使用する必要がないため、他の回路や配線を冗長に使
用することも可能となる。このｐｎ接合容量は、液晶駆
動用トランジスタを作製する際に同時に作製されるので
、製造工程をなんら変える必要はない。したがって、歩
留りやコストの面からも非常に有利である。
第１図は本発明の液晶表示装置を示し、第１図（ａ）は
平面図、第１図（ｂ）は第１図（ａ）のＡ−Ａ線の断面
図、第２図（ａ）〜（ｄ）は本発明の液晶表示装置の構
造を形成するための工程を示す断面図、第３図は半導体
基板を用いた液晶表示装置の等価回路図、第４図は従来
の液晶表示装置を示し、第４図（ａ）は平面図、第４図
（ｂ）は第４図（ａ）のＢ−Ｂ線の断面図である。 １５・・・・・・半導体基板、 １７・・・・・・データ信号線、 １９・・・・・・スイッチング信号線、２１・・・・・
・ｐｎ接合容量、 ５１・・・・・・液晶駆動用トランジスタ。 第１図 （ｂ） １５ １ ．１２１ □ ！ ２１ ｐｎｎ接与容 量１、 ！晶鳳１の吊トラノジス９ 第２図 （Ｃ）
平面図、第１図（ｂ）は第１図（ａ）のＡ−Ａ線の断面
図、第２図（ａ）〜（ｄ）は本発明の液晶表示装置の構
造を形成するための工程を示す断面図、第３図は半導体
基板を用いた液晶表示装置の等価回路図、第４図は従来
の液晶表示装置を示し、第４図（ａ）は平面図、第４図
（ｂ）は第４図（ａ）のＢ−Ｂ線の断面図である。 １５・・・・・・半導体基板、 １７・・・・・・データ信号線、 １９・・・・・・スイッチング信号線、２１・・・・・
・ｐｎ接合容量、 ５１・・・・・・液晶駆動用トランジスタ。 第１図 （ｂ） １５ １ ．１２１ □ ！ ２１ ｐｎｎ接与容 量１、 ！晶鳳１の吊トラノジス９ 第２図 （Ｃ）
Claims (1)
- 画素電圧保持用キャパシタとしてｐｎ接合容量を用い
たことを特徴とする半導体基板を用いた液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2136989A JPH0431831A (ja) | 1990-05-29 | 1990-05-29 | 半導体基板を用いた液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2136989A JPH0431831A (ja) | 1990-05-29 | 1990-05-29 | 半導体基板を用いた液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0431831A true JPH0431831A (ja) | 1992-02-04 |
Family
ID=15188181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2136989A Pending JPH0431831A (ja) | 1990-05-29 | 1990-05-29 | 半導体基板を用いた液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0431831A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10268340A (ja) * | 1997-03-26 | 1998-10-09 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2003519394A (ja) * | 1998-12-19 | 2003-06-17 | キネティック リミテッド | 能動半導体バックプレイン |
-
1990
- 1990-05-29 JP JP2136989A patent/JPH0431831A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10268340A (ja) * | 1997-03-26 | 1998-10-09 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2003519394A (ja) * | 1998-12-19 | 2003-06-17 | キネティック リミテッド | 能動半導体バックプレイン |
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