JPH04309876A - 半導体装置のテスト回路 - Google Patents
半導体装置のテスト回路Info
- Publication number
- JPH04309876A JPH04309876A JP3072846A JP7284691A JPH04309876A JP H04309876 A JPH04309876 A JP H04309876A JP 3072846 A JP3072846 A JP 3072846A JP 7284691 A JP7284691 A JP 7284691A JP H04309876 A JPH04309876 A JP H04309876A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- clock
- terminal
- test circuit
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 53
- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 238000010586 diagram Methods 0.000 description 10
- 230000004913 activation Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、通常の動作モードと
テスト専用の動作モード（以下「テスト・モード」と呼
ぶ）を有する半導体装置のテスト回路に関するものであ
る。
テスト専用の動作モード（以下「テスト・モード」と呼
ぶ）を有する半導体装置のテスト回路に関するものであ
る。
【０００２】
【従来の技術】従来のテスト・モードの起動方法を図面
を参照しながら説明する。図５（ａ） に示すように、
従来の半導体装置１１には、動作モード決定信号を発生
するテスト回路９とテスト・モード起動端子１０とを備
えている。テスト回路９は、専用のテスト・モード起動
端子１０の入力によって半導体装置１１の動作モードを
決定する。すなわち、図５（ｂ） に示すように、テス
ト・モード起動端子１０を接地（ＧＮＤ）すると通常の
動作モードとなり、図５（ｃ） に示すように、テスト
・モード起動端子１０を電源電位（ＶＤＤ）にするとテ
スト・モードとなる。
を参照しながら説明する。図５（ａ） に示すように、
従来の半導体装置１１には、動作モード決定信号を発生
するテスト回路９とテスト・モード起動端子１０とを備
えている。テスト回路９は、専用のテスト・モード起動
端子１０の入力によって半導体装置１１の動作モードを
決定する。すなわち、図５（ｂ） に示すように、テス
ト・モード起動端子１０を接地（ＧＮＤ）すると通常の
動作モードとなり、図５（ｃ） に示すように、テスト
・モード起動端子１０を電源電位（ＶＤＤ）にするとテ
スト・モードとなる。
【０００３】
【発明が解決しようとする課題】しかしながら上記従来
のテスト・モードの起動方法では、テスト・モード起動
用の専用端子１０が必要となる。通常、半導体装置は限
られた端子数で、より多くの機能端子を有することを要
求されており、通常の動作モードに不必要なテスト・モ
ード起動用の専用端子１０を有することは半導体装置の
機能を低下させるという問題がある。
のテスト・モードの起動方法では、テスト・モード起動
用の専用端子１０が必要となる。通常、半導体装置は限
られた端子数で、より多くの機能端子を有することを要
求されており、通常の動作モードに不必要なテスト・モ
ード起動用の専用端子１０を有することは半導体装置の
機能を低下させるという問題がある。
【０００４】この発明の目的は、テスト・モード起動用
の専用端子を不要とする半導体装置のテスト回路を提供
することを目的とする。
の専用端子を不要とする半導体装置のテスト回路を提供
することを目的とする。
【０００５】
【課題を解決するための手段】請求項１記載の半導体装
置のテスト回路は、半導体装置のクロック入出力端子の
帰還に使用されている帰還インバータと同一の能力を持
つインバータを２個直列接続し、２個直列接続したイン
バータの入力側を半導体装置のクロック入力端子に接続
し、インバータの出力側をラッチのデータ入力端子に接
続し、ラッチのクロック入力端子を半導体装置のクロッ
ク出力端子に接続している。
置のテスト回路は、半導体装置のクロック入出力端子の
帰還に使用されている帰還インバータと同一の能力を持
つインバータを２個直列接続し、２個直列接続したイン
バータの入力側を半導体装置のクロック入力端子に接続
し、インバータの出力側をラッチのデータ入力端子に接
続し、ラッチのクロック入力端子を半導体装置のクロッ
ク出力端子に接続している。
【０００６】請求項２記載の半導体装置のテスト回路は
、半導体装置のクロック入出力端子の帰還に使用されて
いる帰還インバータと同一の能力を持つインバータを２
個直列接続し、２個直列接続したインバータの入力側を
半導体装置のクロック入力端子に接続し、インバータの
出力側を第１および第２のラッチのデータ入力端子に接
続し、第１および第２のラッチのクロック入力端子を半
導体装置のクロック出力端子に接続している。
、半導体装置のクロック入出力端子の帰還に使用されて
いる帰還インバータと同一の能力を持つインバータを２
個直列接続し、２個直列接続したインバータの入力側を
半導体装置のクロック入力端子に接続し、インバータの
出力側を第１および第２のラッチのデータ入力端子に接
続し、第１および第２のラッチのクロック入力端子を半
導体装置のクロック出力端子に接続している。
【０００７】
【作用】この発明の構成によれば、半導体装置のクロッ
ク入力端子を電源電位または接地電位に固定し、帰還イ
ンバータの能力よりも強いクロックを半導体装置のクロ
ック出力端子から入力することにより、テスト専用の動
作モードを起動することができる。
ク入力端子を電源電位または接地電位に固定し、帰還イ
ンバータの能力よりも強いクロックを半導体装置のクロ
ック出力端子から入力することにより、テスト専用の動
作モードを起動することができる。
【０００８】
【実施例】〔第１の実施例〕この発明の第１の実施例を
図面を参照しながら説明する。図１はこの発明の第１の
実施例の半導体装置のテスト回路の構成図である。図１
において、１は２個のインバータ５とラッチ６とからな
るテスト回路、２はクロック出力端子、３はクロック入
力端子、４はクロック入出力端子２，３の帰還に使用さ
れている帰還インバータである。なお、テスト回路１の
インバータ５は帰還インバータ４と同一の能力を有する
ものである。
図面を参照しながら説明する。図１はこの発明の第１の
実施例の半導体装置のテスト回路の構成図である。図１
において、１は２個のインバータ５とラッチ６とからな
るテスト回路、２はクロック出力端子、３はクロック入
力端子、４はクロック入出力端子２，３の帰還に使用さ
れている帰還インバータである。なお、テスト回路１の
インバータ５は帰還インバータ４と同一の能力を有する
ものである。
【０００９】以上のように構成される半導体装置のテス
ト回路の動作について、さらに図２を参照しながら説明
する。通常の動作モードでは、クロック出力端子２，ク
ロック入力端子３には水晶振動子等を接続し使用するた
め、クロック出力端子２の信号ａとラッチ６の入力デー
タｂとの関係は図２（ａ） に示すようになる。帰還用
インバータ４と同一の能力のインバータ５を２個使用す
ることにより、ラッチ６の入力データｂはクロック出力
端子２の信号ａの立ち上がりＡのタイミングで安定して
ラッチされ、テスト回路１の動作モード決定信号ｃは“
Ｈ”（ハイレベル）になる。
ト回路の動作について、さらに図２を参照しながら説明
する。通常の動作モードでは、クロック出力端子２，ク
ロック入力端子３には水晶振動子等を接続し使用するた
め、クロック出力端子２の信号ａとラッチ６の入力デー
タｂとの関係は図２（ａ） に示すようになる。帰還用
インバータ４と同一の能力のインバータ５を２個使用す
ることにより、ラッチ６の入力データｂはクロック出力
端子２の信号ａの立ち上がりＡのタイミングで安定して
ラッチされ、テスト回路１の動作モード決定信号ｃは“
Ｈ”（ハイレベル）になる。
【００１０】テスト・モードでは、強制的にクロック出
力端子２よりクロックを入力し、クロック入力端子３を
接地することによって、図２（ｂ） に示すように、ラ
ッチ６の入力データｂは常に“Ｌ”（ローレベル）であ
り、テスト回路１の動作モード決定信号ｃは“Ｌ”にな
る。 〔第２の実施例〕この発明の第２の実施例を図面を参照
しながら説明する。
力端子２よりクロックを入力し、クロック入力端子３を
接地することによって、図２（ｂ） に示すように、ラ
ッチ６の入力データｂは常に“Ｌ”（ローレベル）であ
り、テスト回路１の動作モード決定信号ｃは“Ｌ”にな
る。 〔第２の実施例〕この発明の第２の実施例を図面を参照
しながら説明する。
【００１１】図３はこの発明の第２の実施例の半導体装
置のテスト回路の構成図である。この半導体装置のテス
ト回路１ａは、図１に示す第１の実施例のテスト回路１
にラッチ６ａを追加したものであり、２個のラッチ６，
６ａと２個のインバータ５とから構成される。なお、図
３において、図１と同一のものには同一の符号を付して
ある。
置のテスト回路の構成図である。この半導体装置のテス
ト回路１ａは、図１に示す第１の実施例のテスト回路１
にラッチ６ａを追加したものであり、２個のラッチ６，
６ａと２個のインバータ５とから構成される。なお、図
３において、図１と同一のものには同一の符号を付して
ある。
【００１２】以上のように構成される半導体装置のテス
ト回路の動作について、さらに図４を参照しながら説明
する。通常の動作モードでは、第１の実施例と同様、ク
ロック出力端子２の信号ａとラッチ６の入力データｂと
の関係は図４（ａ） に示すようになる。帰還用インバ
ータ４と同一の能力のインバータ５を２個使用すること
により、ラッチ６の入力データｂはクロック出力端子２
の信号ａの立ち上がりＡのタイミングで安定してラッチ
され、動作モード決定信号ｃ１ は“Ｈ”（ハイレベル
）になる。また、ラッチ６ａの入力データｂはクロック
出力端子２の信号ａの立ち下がりＢのタイミングで安定
してラッチされ、動作モード決定信号ｃ２ は“Ｌ”（
ローレベル）になる。
ト回路の動作について、さらに図４を参照しながら説明
する。通常の動作モードでは、第１の実施例と同様、ク
ロック出力端子２の信号ａとラッチ６の入力データｂと
の関係は図４（ａ） に示すようになる。帰還用インバ
ータ４と同一の能力のインバータ５を２個使用すること
により、ラッチ６の入力データｂはクロック出力端子２
の信号ａの立ち上がりＡのタイミングで安定してラッチ
され、動作モード決定信号ｃ１ は“Ｈ”（ハイレベル
）になる。また、ラッチ６ａの入力データｂはクロック
出力端子２の信号ａの立ち下がりＢのタイミングで安定
してラッチされ、動作モード決定信号ｃ２ は“Ｌ”（
ローレベル）になる。
【００１３】テスト・モードでは、強制的にクロック出
力端子２よりクロックを入力し、クロック入力端子３を
接地電位または電源電位とすることによって、図４（ｂ
） ，（ｃ） に示すように、ラッチ６，６ａの入力デ
ータｂは常に“Ｌ”または“Ｈ”となる。すなわち、ク
ロック入力端子３を接地電位とし、入力データｂが常に
“Ｌ”（図４（ｂ） ）のときには、動作モード決定信
号ｃ１ ，ｃ２ はともに“Ｌ”になる。また、クロッ
ク入力端子３を電源電位とし、入力データｂが常に“Ｈ
”（図４（ｃ） ）のときには、動作モード決定信号ｃ
１ ，ｃ２ はともに“Ｈ”になる。
力端子２よりクロックを入力し、クロック入力端子３を
接地電位または電源電位とすることによって、図４（ｂ
） ，（ｃ） に示すように、ラッチ６，６ａの入力デ
ータｂは常に“Ｌ”または“Ｈ”となる。すなわち、ク
ロック入力端子３を接地電位とし、入力データｂが常に
“Ｌ”（図４（ｂ） ）のときには、動作モード決定信
号ｃ１ ，ｃ２ はともに“Ｌ”になる。また、クロッ
ク入力端子３を電源電位とし、入力データｂが常に“Ｈ
”（図４（ｃ） ）のときには、動作モード決定信号ｃ
１ ，ｃ２ はともに“Ｈ”になる。
【００１４】以上のように第１および第２の実施例では
、強制的にクロック出力端子２よりクロックを入力し、
クロック入力端子３を接地電位または電源電位とするこ
とによって、テスト・モード起動用の専用端子を用いる
ことなく、動作モード決定信号ｃ，ｃ１ ，ｃ２ を発
生することができる。さらに、第２の実施例では、２個
のラッチ６，６ａを用いて、２つの動作モード決定信号
ｃ１ ，ｃ２ を発生するようにしたことにより、テス
ト・モードを２種類実現することができる。
、強制的にクロック出力端子２よりクロックを入力し、
クロック入力端子３を接地電位または電源電位とするこ
とによって、テスト・モード起動用の専用端子を用いる
ことなく、動作モード決定信号ｃ，ｃ１ ，ｃ２ を発
生することができる。さらに、第２の実施例では、２個
のラッチ６，６ａを用いて、２つの動作モード決定信号
ｃ１ ，ｃ２ を発生するようにしたことにより、テス
ト・モードを２種類実現することができる。
【００１５】
【発明の効果】この発明の半導体装置のテスト回路は、
通常の動作モードとテスト・モードを有する半導体装置
のテスト・モードの起動において、通常の動作モードで
クロックの入力に使用しているクロックの入出力端子に
外部よりデータを与えることにより、テスト・モードを
起動することができるため、テスト・モード起動用の専
用端子が不要となる。すなわち、限られた端子数の中で
多くの機能端子を有する半導体装置において通常の動作
に不要なテスト・モード起動用の専用端子を削除するこ
とにより、半導体装置の機能を著しく向上させることが
できる。
通常の動作モードとテスト・モードを有する半導体装置
のテスト・モードの起動において、通常の動作モードで
クロックの入力に使用しているクロックの入出力端子に
外部よりデータを与えることにより、テスト・モードを
起動することができるため、テスト・モード起動用の専
用端子が不要となる。すなわち、限られた端子数の中で
多くの機能端子を有する半導体装置において通常の動作
に不要なテスト・モード起動用の専用端子を削除するこ
とにより、半導体装置の機能を著しく向上させることが
できる。
【００１６】さらに、簡単な回路を追加するのみでこの
回路を実現することができ、既存の半導体装置にも容易
に応用することができる。
回路を実現することができ、既存の半導体装置にも容易
に応用することができる。
【図１】この発明の第１の実施例の半導体装置のテスト
回路の構成図である。
回路の構成図である。
【図２】（ａ） は同実施例において通常の動作モード
時のクロック出力端子およびラッチの入力データの波形
図、（ｂ） は同実施例においてテスト・モード時のク
ロック出力端子およびラッチの入力データの波形図であ
る。
時のクロック出力端子およびラッチの入力データの波形
図、（ｂ） は同実施例においてテスト・モード時のク
ロック出力端子およびラッチの入力データの波形図であ
る。
【図３】この発明の第２の実施例の半導体装置のテスト
回路の構成図である。
回路の構成図である。
【図４】（ａ） は同実施例において通常の動作モード
時のクロック出力端子およびラッチの入力データの波形
図、（ｂ） および（ｃ） は同実施例においてテスト
・モード時のラッチの入力データの波形図である。
時のクロック出力端子およびラッチの入力データの波形
図、（ｂ） および（ｃ） は同実施例においてテスト
・モード時のラッチの入力データの波形図である。
【図５】従来のテスト・モードの起動方法を説明するた
めの図である。
めの図である。
１，１ａ テスト回路
２ クロック出力端子
３ クロック入力端子
４ 帰還インバータ
５ インバータ
６，６ａ ラッチ
Claims (2)
- 【請求項１】 半導体装置のクロック入出力端子の帰
還に使用されている帰還インバータと同一の能力を持つ
インバータを２個直列接続し、前記２個直列接続したイ
ンバータの入力側を前記半導体装置のクロック入力端子
に接続し、前記インバータの出力側をラッチのデータ入
力端子に接続し、前記ラッチのクロック入力端子を前記
半導体装置のクロック出力端子に接続した半導体装置の
テスト回路。 - 【請求項２】 半導体装置のクロック入出力端子の帰
還に使用されている帰還インバータと同一の能力を持つ
インバータを２個直列接続し、前記２個直列接続したイ
ンバータの入力側を前記半導体装置のクロック入力端子
に接続し、前記インバータの出力側を第１および第２の
ラッチのデータ入力端子に接続し、前記第１および第２
のラッチのクロック入力端子を前記半導体装置のクロッ
ク出力端子に接続した半導体装置のテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3072846A JPH04309876A (ja) | 1991-04-05 | 1991-04-05 | 半導体装置のテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3072846A JPH04309876A (ja) | 1991-04-05 | 1991-04-05 | 半導体装置のテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04309876A true JPH04309876A (ja) | 1992-11-02 |
Family
ID=13501161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3072846A Pending JPH04309876A (ja) | 1991-04-05 | 1991-04-05 | 半導体装置のテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04309876A (ja) |
-
1991
- 1991-04-05 JP JP3072846A patent/JPH04309876A/ja active Pending
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