JPH04309261A - 半導体メモリ及びその製造方法 - Google Patents
半導体メモリ及びその製造方法Info
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- JPH04309261A JPH04309261A JP3102077A JP10207791A JPH04309261A JP H04309261 A JPH04309261 A JP H04309261A JP 3102077 A JP3102077 A JP 3102077A JP 10207791 A JP10207791 A JP 10207791A JP H04309261 A JPH04309261 A JP H04309261A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本願の発明は、積み上げキャパシ
タ型ＤＲＡＭと称されている半導体メモリ及びその製造
方法に関するものである。
タ型ＤＲＡＭと称されている半導体メモリ及びその製造
方法に関するものである。
【０００２】
【従来の技術】ＤＲＡＭにおいては、メモリセルからデ
ータを安定的に読み出したり、α線によるソフトエラー
を防止したりするために、十分なメモリセル容量を確保
する必要がある。一方、集積度を高めるためには、メモ
リセル面積を縮小する必要がある。従って、小さなメモ
リセル面積で大きなメモリセル容量を確保する必要があ
る。このため、積み上げキャパシタ型ＤＲＡＭでは、記
憶ノードを形成している多結晶Ｓｉ膜の膜厚を厚くして
いる。
ータを安定的に読み出したり、α線によるソフトエラー
を防止したりするために、十分なメモリセル容量を確保
する必要がある。一方、集積度を高めるためには、メモ
リセル面積を縮小する必要がある。従って、小さなメモ
リセル面積で大きなメモリセル容量を確保する必要があ
る。このため、積み上げキャパシタ型ＤＲＡＭでは、記
憶ノードを形成している多結晶Ｓｉ膜の膜厚を厚くして
いる。
【０００３】ところが、図４〜６に示す様に、多結晶Ｓ
ｉ膜１１をパターニングして記憶ノードを形成する時点
では、多結晶Ｓｉ膜１２等から成るワード線等によって
既に下地にかなりの段差が生じている。従って、多結晶
Ｓｉ膜１１の膜厚を厚くすると、特に段差部において、
Ｓｉ基板１３に垂直な方向の多結晶Ｓｉ膜１１の膜厚が
厚くなる。
ｉ膜１１をパターニングして記憶ノードを形成する時点
では、多結晶Ｓｉ膜１２等から成るワード線等によって
既に下地にかなりの段差が生じている。従って、多結晶
Ｓｉ膜１１の膜厚を厚くすると、特に段差部において、
Ｓｉ基板１３に垂直な方向の多結晶Ｓｉ膜１１の膜厚が
厚くなる。
【０００４】このため、多結晶Ｓｉ膜１１のパターニン
グが不十分であると、段差部に多結晶Ｓｉ膜１１が残り
、所謂ストリンガ１１ａが発生する。この結果、多結晶
Ｓｉ膜１２の延在方向で隣接しているメモリセルの記憶
ノード同士が短絡する。
グが不十分であると、段差部に多結晶Ｓｉ膜１１が残り
、所謂ストリンガ１１ａが発生する。この結果、多結晶
Ｓｉ膜１２の延在方向で隣接しているメモリセルの記憶
ノード同士が短絡する。
【０００５】一方、特に段差部において膜厚が厚い多結
晶Ｓｉ膜１１を異方性エッチングのみでパターニングし
ようとすると、段差部以外の部分に対するオーバエッチ
ング量が多くなる。しかし、多結晶Ｓｉ膜１１に対する
素子分離用等のＳｉＯ２ 膜１４等のエッチング選択比
が有限であるので、過剰なオーバエッチングを行うこと
はできない。そこで従来は、異方性エッチングに等方性
エッチングを加えて、多結晶Ｓｉ膜１１をパターニング
していた。
晶Ｓｉ膜１１を異方性エッチングのみでパターニングし
ようとすると、段差部以外の部分に対するオーバエッチ
ング量が多くなる。しかし、多結晶Ｓｉ膜１１に対する
素子分離用等のＳｉＯ２ 膜１４等のエッチング選択比
が有限であるので、過剰なオーバエッチングを行うこと
はできない。そこで従来は、異方性エッチングに等方性
エッチングを加えて、多結晶Ｓｉ膜１１をパターニング
していた。
【０００６】
【発明が解決しようとする課題】ところが、等方性エッ
チングを行うと、多結晶Ｓｉ膜１１の膜厚が厚いことと
相俟って、多結晶Ｓｉ膜１１の受けるサイドエッチング
量が多い。このため、記憶ノードの平面的な面積が減少
して、メモリセル容量が減少する。従って、従来の積み
上げキャパシタ型ＤＲＡＭでは、高集積化が困難であっ
た。
チングを行うと、多結晶Ｓｉ膜１１の膜厚が厚いことと
相俟って、多結晶Ｓｉ膜１１の受けるサイドエッチング
量が多い。このため、記憶ノードの平面的な面積が減少
して、メモリセル容量が減少する。従って、従来の積み
上げキャパシタ型ＤＲＡＭでは、高集積化が困難であっ
た。
【０００７】
【課題を解決するための手段】請求項１の半導体メモリ
では、第１の導電膜１２から成っているワード線を絶縁
膜１５、１７が覆っており、前記ワード線上の前記絶縁
膜１５上に凸部１６が設けられており、第２の導電膜１
８から成っているキャパシタの記憶ノードが前記凸部１
６を覆うと共に前記ワード線の裾部にまで前記絶縁膜上
１５、１７上を延在している。
では、第１の導電膜１２から成っているワード線を絶縁
膜１５、１７が覆っており、前記ワード線上の前記絶縁
膜１５上に凸部１６が設けられており、第２の導電膜１
８から成っているキャパシタの記憶ノードが前記凸部１
６を覆うと共に前記ワード線の裾部にまで前記絶縁膜上
１５、１７上を延在している。
【０００８】請求項２の半導体メモリの製造方法は、前
記第１の導電膜１２と第１の絶縁膜１５とを順次に積層
させ、前記ワード線の延在方向と垂直な方向へ延在する
凸条を前記第１の絶縁膜１５上に形成し、前記凸条と前
記第１の絶縁膜１５と前記第１の導電膜１２とを前記ワ
ード線のパターンに加工して前記凸条から前記凸部１６
を形成し、少なくとも前記第１の導電膜１２及び前記第
１の絶縁膜１５の側面に第２の絶縁膜１７から成る側壁
を形成し、前記凸部１６並びに前記第１及び第２の絶縁
膜１５、１７上に積層させた前記第２の導電膜１８を前
記記憶ノードのパターンに加工する。
記第１の導電膜１２と第１の絶縁膜１５とを順次に積層
させ、前記ワード線の延在方向と垂直な方向へ延在する
凸条を前記第１の絶縁膜１５上に形成し、前記凸条と前
記第１の絶縁膜１５と前記第１の導電膜１２とを前記ワ
ード線のパターンに加工して前記凸条から前記凸部１６
を形成し、少なくとも前記第１の導電膜１２及び前記第
１の絶縁膜１５の側面に第２の絶縁膜１７から成る側壁
を形成し、前記凸部１６並びに前記第１及び第２の絶縁
膜１５、１７上に積層させた前記第２の導電膜１８を前
記記憶ノードのパターンに加工する。
【０００９】請求項３の半導体メモリの製造方法は、ワ
ード線を覆っている絶縁膜１５、１７上を平坦化膜２２
で平坦にし、トランジスタとキャパシタとのコンタクト
部における前記平坦化膜２２の一部を等方性エッチング
し、前記コンタクト部における前記平坦化膜２２の残部
を異方性エッチングしてコンタクト孔２７を開口する。
ード線を覆っている絶縁膜１５、１７上を平坦化膜２２
で平坦にし、トランジスタとキャパシタとのコンタクト
部における前記平坦化膜２２の一部を等方性エッチング
し、前記コンタクト部における前記平坦化膜２２の残部
を異方性エッチングしてコンタクト孔２７を開口する。
【００１０】
【作用】請求項１の半導体メモリでは、凸部１６がワー
ド線上にのみ設けられているので、この凸部１６自体の
段差は小さい。このため、異方性エッチングのみで凸部
１６をパターニングすることができ、平面的な面積が広
く且つ高い凸部１６を形成することができる。
ド線上にのみ設けられているので、この凸部１６自体の
段差は小さい。このため、異方性エッチングのみで凸部
１６をパターニングすることができ、平面的な面積が広
く且つ高い凸部１６を形成することができる。
【００１１】一方、第２の導電膜１８は凸部１６を覆う
と共にワード線の裾部にまで延在しており、第２の導電
膜１８自体の段差は大きい。しかし、第２の導電膜１８
の膜厚を薄くすれば、等方性エッチングが少なくても第
２の導電膜１８をパターニングすることができる。この
ため、第２の導電膜１８のサイドエッチングを少なくし
て、第２の導電膜１８の平面的な面積を広くすることが
できる。
と共にワード線の裾部にまで延在しており、第２の導電
膜１８自体の段差は大きい。しかし、第２の導電膜１８
の膜厚を薄くすれば、等方性エッチングが少なくても第
２の導電膜１８をパターニングすることができる。この
ため、第２の導電膜１８のサイドエッチングを少なくし
て、第２の導電膜１８の平面的な面積を広くすることが
できる。
【００１２】請求項２の半導体メモリの製造方法では、
第１の導電膜１２のみならず第１の絶縁膜１５上の凸条
も含めてワード線のパターンに加工しており、また第２
の絶縁膜１７では側壁を形成しているのでこの第２の絶
縁膜１７は全面エッチバックでパターニングすることが
でき、更に第２の導電膜１８は記憶ノードのパターンに
加工している。このため、凸条を形成するための工程の
みが、従来に比べて追加されているだけである。
第１の導電膜１２のみならず第１の絶縁膜１５上の凸条
も含めてワード線のパターンに加工しており、また第２
の絶縁膜１７では側壁を形成しているのでこの第２の絶
縁膜１７は全面エッチバックでパターニングすることが
でき、更に第２の導電膜１８は記憶ノードのパターンに
加工している。このため、凸条を形成するための工程の
みが、従来に比べて追加されているだけである。
【００１３】請求項３の半導体メモリの製造方法では、
ワード線を覆っている絶縁膜１５、１７上を平坦化膜２
２で平坦化しているので、並走しているワード線同士の
間も平坦化される。このため、キャパシタの記憶ノード
の膜厚を厚くしても、異方性エッチングのみで記憶ノー
ドをパターニングすることができ、サイドエッチングに
よる平面的な面積の縮小がない。
ワード線を覆っている絶縁膜１５、１７上を平坦化膜２
２で平坦化しているので、並走しているワード線同士の
間も平坦化される。このため、キャパシタの記憶ノード
の膜厚を厚くしても、異方性エッチングのみで記憶ノー
ドをパターニングすることができ、サイドエッチングに
よる平面的な面積の縮小がない。
【００１４】また、平坦化膜２２にコンタクト孔２７を
開口するに際して等方性エッチングと異方性エッチング
とを併用しているので、ワード線同士の間隔が狭く且つ
コンタクト孔２７が位置ずれしても、絶縁膜１５、１７
に対する異方性エッチングの量が少ない。このため、絶
縁膜１５、１７の層間耐圧の劣化が少ない。
開口するに際して等方性エッチングと異方性エッチング
とを併用しているので、ワード線同士の間隔が狭く且つ
コンタクト孔２７が位置ずれしても、絶縁膜１５、１７
に対する異方性エッチングの量が少ない。このため、絶
縁膜１５、１７の層間耐圧の劣化が少ない。
【００１５】
【実施例】以下、本願の発明の第１及び第２実施例を、
図１〜３を参照しながら説明する。
図１〜３を参照しながら説明する。
【００１６】図１が、第１実施例を示している。この第
１実施例でも、図１（ａ）に示す様に、不純物をドープ
した第１層目の多結晶Ｓｉ膜１２と層間絶縁膜であるＳ
ｉＯ２ 膜１５とをＣＶＤによって順次に堆積させるま
では、図４〜６に示した一従来例と同様に行う。しかし
、この第１実施例では、不純物をドープした第２層目の
多結晶Ｓｉ膜１６を、引き続いてＣＶＤによって堆積さ
せる。
１実施例でも、図１（ａ）に示す様に、不純物をドープ
した第１層目の多結晶Ｓｉ膜１２と層間絶縁膜であるＳ
ｉＯ２ 膜１５とをＣＶＤによって順次に堆積させるま
では、図４〜６に示した一従来例と同様に行う。しかし
、この第１実施例では、不純物をドープした第２層目の
多結晶Ｓｉ膜１６を、引き続いてＣＶＤによって堆積さ
せる。
【００１７】その後、多結晶Ｓｉ膜１６上で、開口がワ
ード線の延在方向と垂直な方向へ延在する様にレジスト
（図示せず）をパターニングした後、このレジストをマ
スクにして多結晶Ｓｉ膜１６をＲＩＥする。この結果、
多結晶Ｓｉ膜１６から成る凸条がＳｉＯ２ 膜１５上に
形成される。
ード線の延在方向と垂直な方向へ延在する様にレジスト
（図示せず）をパターニングした後、このレジストをマ
スクにして多結晶Ｓｉ膜１６をＲＩＥする。この結果、
多結晶Ｓｉ膜１６から成る凸条がＳｉＯ２ 膜１５上に
形成される。
【００１８】そして、今度は、開口がワード線の延在方
向へ延在する様にレジスト（図示せず）をパターニング
した後、このレジストをマスクにして、多結晶Ｓｉ膜１
６とＳｉＯ２ 膜１５と多結晶Ｓｉ膜１２とを順次にＲ
ＩＥする。この結果、多結晶Ｓｉ膜１２によってワード
線が形成され、このワード線上のみに多結晶Ｓｉ膜１６
から成る凸部が形成される。
向へ延在する様にレジスト（図示せず）をパターニング
した後、このレジストをマスクにして、多結晶Ｓｉ膜１
６とＳｉＯ２ 膜１５と多結晶Ｓｉ膜１２とを順次にＲ
ＩＥする。この結果、多結晶Ｓｉ膜１２によってワード
線が形成され、このワード線上のみに多結晶Ｓｉ膜１６
から成る凸部が形成される。
【００１９】その後、ＣＶＤによってＳｉＯ２ 膜１７
を堆積させ、このＳｉＯ２ 膜１７の全面をＲＩＥして
、多結晶Ｓｉ膜１２及びＳｉＯ２ 膜１５の側面に、Ｓ
ｉＯ２ 膜１７から成る側壁を形成する。なお、この時
、多結晶Ｓｉ膜１６の周囲の側面にも、ＳｉＯ２ 膜１
７から成る側壁がある程度までは形成される。
を堆積させ、このＳｉＯ２ 膜１７の全面をＲＩＥして
、多結晶Ｓｉ膜１２及びＳｉＯ２ 膜１５の側面に、Ｓ
ｉＯ２ 膜１７から成る側壁を形成する。なお、この時
、多結晶Ｓｉ膜１６の周囲の側面にも、ＳｉＯ２ 膜１
７から成る側壁がある程度までは形成される。
【００２０】次に、不純物をドープした第３層目の多結
晶Ｓｉ膜１８をＣＶＤによって堆積させ、この多結晶Ｓ
ｉ膜１８上でキャパシタの記憶ノードのパターンにレジ
スト（図示せず）をパターニングした後、このレジスト
をマスクにして多結晶Ｓｉ膜１８をＲＩＥする。
晶Ｓｉ膜１８をＣＶＤによって堆積させ、この多結晶Ｓ
ｉ膜１８上でキャパシタの記憶ノードのパターンにレジ
スト（図示せず）をパターニングした後、このレジスト
をマスクにして多結晶Ｓｉ膜１８をＲＩＥする。
【００２１】その後、ＳｉＯ２ 膜とＳｉＮ膜とＳｉＯ
２ 膜との３層膜であるＯＮＯ膜（図示せず）を多結晶
Ｓｉ膜１８等の表面に形成してキャパシタ絶縁膜とし、
更に不純物をドープした第４層目の多結晶Ｓｉ膜（図示
せず）のＣＶＤによる堆積及びパターニングによってキ
ャパシタの対向電極を形成する。
２ 膜との３層膜であるＯＮＯ膜（図示せず）を多結晶
Ｓｉ膜１８等の表面に形成してキャパシタ絶縁膜とし、
更に不純物をドープした第４層目の多結晶Ｓｉ膜（図示
せず）のＣＶＤによる堆積及びパターニングによってキ
ャパシタの対向電極を形成する。
【００２２】図２、３は、第２実施例を示している。こ
の第２実施例でも、図２（ａ）（ｂ）に示す様に、多結
晶Ｓｉ膜１２及びＳｉＯ２ 膜１５の側面にＳｉＯ２
膜１７から成る側壁を形成するまでは、図４〜６に示し
た一従来例と同様に行う。しかし、この第２実施例では
、図２（ａ）〜（ｃ）に示す様に、その後、ＳｉＮ膜２
１とＢＰＳＧ膜２２とを順次に全面に堆積させ、このＢ
ＰＳＧ膜２２をリフローさせる。
の第２実施例でも、図２（ａ）（ｂ）に示す様に、多結
晶Ｓｉ膜１２及びＳｉＯ２ 膜１５の側面にＳｉＯ２
膜１７から成る側壁を形成するまでは、図４〜６に示し
た一従来例と同様に行う。しかし、この第２実施例では
、図２（ａ）〜（ｃ）に示す様に、その後、ＳｉＮ膜２
１とＢＰＳＧ膜２２とを順次に全面に堆積させ、このＢ
ＰＳＧ膜２２をリフローさせる。
【００２３】次に、ＢＰＳＧ膜２２上にレジスト２３を
塗布し、トランジスタの一方のソース・ドレイン拡散層
２４とキャパシタの記憶ノードとをコンタクトさせるた
めのコンタクト孔に対応する開口２５を有する様に、レ
ジスト２３をパターニングする。
塗布し、トランジスタの一方のソース・ドレイン拡散層
２４とキャパシタの記憶ノードとをコンタクトさせるた
めのコンタクト孔に対応する開口２５を有する様に、レ
ジスト２３をパターニングする。
【００２４】その後、レジスト２３をマスクにして、Ｂ
ＰＳＧ膜２２を途中までウエットエッチングする。この
結果、図２（ａ）（ｃ）及び図３に示す様に、開口２５
の下方及びその周囲のＢＰＳＧ膜２２が等方性エッチン
グされる。しかし、図２（ｃ）及び図３から明らかな様
に、素子分離用のＳｉＯ２ 膜１４上のＢＰＳＧ膜２２
はエッチングされずに残る。なお、ＳｉＮ膜２１がこの
時のウエットエッチングのストッパになっている。
ＰＳＧ膜２２を途中までウエットエッチングする。この
結果、図２（ａ）（ｃ）及び図３に示す様に、開口２５
の下方及びその周囲のＢＰＳＧ膜２２が等方性エッチン
グされる。しかし、図２（ｃ）及び図３から明らかな様
に、素子分離用のＳｉＯ２ 膜１４上のＢＰＳＧ膜２２
はエッチングされずに残る。なお、ＳｉＮ膜２１がこの
時のウエットエッチングのストッパになっている。
【００２５】その後、今度は、レジスト２３をマスクに
して、ＢＰＳＧ膜２２の残りとＳｉＮ膜２１とゲート酸
化膜であるＳｉＯ２ 膜２６とをＲＩＥする。この結果
、ソース・ドレイン拡散層２４と記憶ノードとをコンタ
クトさせるためのコンタクト孔２７が開口される。
して、ＢＰＳＧ膜２２の残りとＳｉＮ膜２１とゲート酸
化膜であるＳｉＯ２ 膜２６とをＲＩＥする。この結果
、ソース・ドレイン拡散層２４と記憶ノードとをコンタ
クトさせるためのコンタクト孔２７が開口される。
【００２６】次に、第２層目の多結晶Ｓｉ膜２８を堆積
させ、この多結晶Ｓｉ膜２８に不純物をドープし、更に
この多結晶Ｓｉ膜２８を記憶ノードのパターンに加工す
る。
させ、この多結晶Ｓｉ膜２８に不純物をドープし、更に
この多結晶Ｓｉ膜２８を記憶ノードのパターンに加工す
る。
【００２７】多結晶Ｓｉ膜２８のパターニングは、図３
から明らかな様に、多結晶Ｓｉ膜１２上と多結晶Ｓｉ膜
１２間のＳｉＯ２ 膜１４上で行っている。しかし、既
述の様に、ＳｉＯ２ 膜１４上にはＢＰＳＧ膜２２が残
っている。従って、少なくともパターニングを行う位置
では多結晶Ｓｉ膜１２の下地が平坦に近く、多結晶Ｓｉ
膜１２の膜厚が厚くても、異方性エッチングのみでパタ
ーニングを行うことができる。
から明らかな様に、多結晶Ｓｉ膜１２上と多結晶Ｓｉ膜
１２間のＳｉＯ２ 膜１４上で行っている。しかし、既
述の様に、ＳｉＯ２ 膜１４上にはＢＰＳＧ膜２２が残
っている。従って、少なくともパターニングを行う位置
では多結晶Ｓｉ膜１２の下地が平坦に近く、多結晶Ｓｉ
膜１２の膜厚が厚くても、異方性エッチングのみでパタ
ーニングを行うことができる。
【００２８】
【発明の効果】請求項１の半導体メモリでは、第２の導
電膜に覆われている凸部を高くし且つその平面的な面積
を広くすることができ、しかも第２の導電膜の平面的な
面積も広くすることができるので、この第２の導電膜か
ら成っている記憶ノードの表面積を広くすることができ
る。従って、メモリセル面積の割にはメモリセル容量が
大きく、高集積化が可能である。
電膜に覆われている凸部を高くし且つその平面的な面積
を広くすることができ、しかも第２の導電膜の平面的な
面積も広くすることができるので、この第２の導電膜か
ら成っている記憶ノードの表面積を広くすることができ
る。従って、メモリセル面積の割にはメモリセル容量が
大きく、高集積化が可能である。
【００２９】請求項２の半導体メモリの製造方法では、
凸条を形成するための工程のみが従来に比べて追加され
ているだけであるので、少ない工程の増加で請求項１の
半導体メモリを製造することができる。
凸条を形成するための工程のみが従来に比べて追加され
ているだけであるので、少ない工程の増加で請求項１の
半導体メモリを製造することができる。
【００３０】請求項３の半導体メモリの製造方法では、
記憶ノードの膜厚を厚くしても平面的な面積の縮小がな
いので記憶ノードの表面積を大きくすることができ、し
かもワード線同士の間隔が狭くても絶縁膜の層間耐圧の
劣化が少ない。従って、メモリセル面積を縮小すること
ができ且つその場合でもメモリセル容量が大きく、集積
度の高い半導体メモリを製造することができる。
記憶ノードの膜厚を厚くしても平面的な面積の縮小がな
いので記憶ノードの表面積を大きくすることができ、し
かもワード線同士の間隔が狭くても絶縁膜の層間耐圧の
劣化が少ない。従って、メモリセル面積を縮小すること
ができ且つその場合でもメモリセル容量が大きく、集積
度の高い半導体メモリを製造することができる。
【図１】本願の発明の第１実施例を順次に示す斜視図で
ある。
ある。
【図２】第２実施例を示しており、（ａ）、（ｂ）及び
（ｃ）は図３の夫々ａ─ａ線、ｂ─ｂ線及びｃ─ｃ線に
沿う側断面図である。
（ｃ）は図３の夫々ａ─ａ線、ｂ─ｂ線及びｃ─ｃ線に
沿う側断面図である。
【図３】第２実施例の平面図である。
【図４】本願の発明の一従来例の斜視図である。
【図５】一従来例を示しており、図６のＶ−Ｖ線に沿う
側断面図である。
側断面図である。
【図６】一従来例の平面図である。
１２ 多結晶Ｓｉ膜
１５ ＳｉＯ２ 膜
１６ 多結晶Ｓｉ膜
１７ ＳｉＯ２ 膜
１８ 多結晶Ｓｉ膜
２２ ＢＰＳＧ膜
２７ コンタクト孔
Claims (3)
- 【請求項１】トランジスタとキャパシタとでメモリセル
が構成されている半導体メモリにおいて、第１の導電膜
から成っているワード線を絶縁膜が覆っており、前記ワ
ード線上の前記絶縁膜上に凸部が設けられており、第２
の導電膜から成っている前記キャパシタの記憶ノードが
前記凸部を覆うと共に前記ワード線の裾部にまで前記絶
縁膜上を延在している半導体メモリ。 - 【請求項２】前記第１の導電膜と第１の絶縁膜とを順次
に積層させ、前記ワード線の延在方向と垂直な方向へ延
在する凸条を前記第１の絶縁膜上に形成し、前記凸条と
前記第１の絶縁膜と前記第１の導電膜とを前記ワード線
のパターンに加工して前記凸条から前記凸部を形成し、
少なくとも前記第１の導電膜及び前記第１の絶縁膜の側
面に第２の絶縁膜から成る側壁を形成し、前記凸部並び
に前記第１及び第２の絶縁膜上に積層させた前記第２の
導電膜を前記記憶ノードのパターンに加工する請求項１
記載の半導体メモリの製造方法。 - 【請求項３】トランジスタとキャパシタとでメモリセル
が構成されている半導体メモリの製造方法において、ワ
ード線を覆っている絶縁膜上を平坦化膜で平坦にし、前
記トランジスタと前記キャパシタとのコンタクト部にお
ける前記平坦化膜の一部を等方性エッチングし、前記コ
ンタクト部における前記平坦化膜の残部を異方性エッチ
ングしてコンタクト孔を開口する半導体メモリの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3102077A JPH04309261A (ja) | 1991-04-05 | 1991-04-05 | 半導体メモリ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3102077A JPH04309261A (ja) | 1991-04-05 | 1991-04-05 | 半導体メモリ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04309261A true JPH04309261A (ja) | 1992-10-30 |
Family
ID=14317713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3102077A Pending JPH04309261A (ja) | 1991-04-05 | 1991-04-05 | 半導体メモリ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04309261A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999060608A3 (de) * | 1998-05-19 | 2002-10-24 | Infineon Technologies Ag | Dram-zelle mit vertikalem transistor und verfahren zur herstellung derselben |
-
1991
- 1991-04-05 JP JP3102077A patent/JPH04309261A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999060608A3 (de) * | 1998-05-19 | 2002-10-24 | Infineon Technologies Ag | Dram-zelle mit vertikalem transistor und verfahren zur herstellung derselben |
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