JPH04309235A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04309235A JPH04309235A JP7506691A JP7506691A JPH04309235A JP H04309235 A JPH04309235 A JP H04309235A JP 7506691 A JP7506691 A JP 7506691A JP 7506691 A JP7506691 A JP 7506691A JP H04309235 A JPH04309235 A JP H04309235A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特に薄膜ト
ランジスタの製造方法に関する。
ランジスタの製造方法に関する。
【０００２】
【従来の技術】多結晶シリコン薄膜トランジスタ（ｐｏ
ｌｙ−Ｓｉ ＴＦＴ）は、大面積の電子デヴァイス、
例えば液晶ディスプレイや密着型イメージセンサに応用
が可能なので、近年注目を集めるようになってきた。と
くに、ＭＯＳ型のｐｏｌｙ−ＳｉＴＦＴでゲート電極に
ｐ型ｐｏｌｙ−Ｓｉを用いたものはＴＦＴのしきい電圧
（Ｖｔｈ）のシフト量を小さくできるため、例えば「電
子情報通信学会技術報告」Ｖｏｌ．９０、Ｎｏ．４８、
ｐ．７に示すように、大容量ＳＲＡＭの負荷素子に用い
られるようになっている。また同様な理由で、ＩＥＥＥ
ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯ
Ｎ ＤＥＶＩＣＥＳ，ＶＯＬ． ３８， ＮＯ． １，
ｐ．３２ （１９９１） に示すようにＳＯＩ素子に
も用いられるようになってきている。
ｌｙ−Ｓｉ ＴＦＴ）は、大面積の電子デヴァイス、
例えば液晶ディスプレイや密着型イメージセンサに応用
が可能なので、近年注目を集めるようになってきた。と
くに、ＭＯＳ型のｐｏｌｙ−ＳｉＴＦＴでゲート電極に
ｐ型ｐｏｌｙ−Ｓｉを用いたものはＴＦＴのしきい電圧
（Ｖｔｈ）のシフト量を小さくできるため、例えば「電
子情報通信学会技術報告」Ｖｏｌ．９０、Ｎｏ．４８、
ｐ．７に示すように、大容量ＳＲＡＭの負荷素子に用い
られるようになっている。また同様な理由で、ＩＥＥＥ
ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯ
Ｎ ＤＥＶＩＣＥＳ，ＶＯＬ． ３８， ＮＯ． １，
ｐ．３２ （１９９１） に示すようにＳＯＩ素子に
も用いられるようになってきている。
【０００３】
【発明が解決しようとする課題】前記第１の公知例に示
されているＴＦＴは逆スタガ型と呼ばれる、ゲート電極
形成後にチャネルｐｏｌｙ−Ｓｉを形成するタイプのＴ
ＦＴである。一方、セルフアラインメントでソース・ド
レイン領域を形成するプレーナ型と呼ばれるＴＦＴは、
製造工程が簡単でかつ高性能のため、盛んに用いられて
いる。プレーナ型ＴＦＴはチャネル領域形成後にゲート
電極を作成し、ソース・ドレイン形成のイオンインプラ
ンテーション（Ｉ／Ｉ）を行うので、ｐ型ゲート電極を
Ｂドープトｐｏｌｙ−Ｓｉで作成するとＩ／Ｉ時のノッ
クオン効果により、ゲート電極中のＢ原子が絶縁膜中に
拡散する。このためＴＦＴのＶｔｈが異常シフトすると
言う問題点があった。
されているＴＦＴは逆スタガ型と呼ばれる、ゲート電極
形成後にチャネルｐｏｌｙ−Ｓｉを形成するタイプのＴ
ＦＴである。一方、セルフアラインメントでソース・ド
レイン領域を形成するプレーナ型と呼ばれるＴＦＴは、
製造工程が簡単でかつ高性能のため、盛んに用いられて
いる。プレーナ型ＴＦＴはチャネル領域形成後にゲート
電極を作成し、ソース・ドレイン形成のイオンインプラ
ンテーション（Ｉ／Ｉ）を行うので、ｐ型ゲート電極を
Ｂドープトｐｏｌｙ−Ｓｉで作成するとＩ／Ｉ時のノッ
クオン効果により、ゲート電極中のＢ原子が絶縁膜中に
拡散する。このためＴＦＴのＶｔｈが異常シフトすると
言う問題点があった。
【０００４】一方、ＴＦＴのＶｔｈを制御する方法に、
ＴＦＴのチャネル領域にＢ＋ イオンを微量ドーピング
する、いわゆるチャネルドーピング法と呼ばれる方法が
一般的に知られている。このチャネルドーピング法はＩ
／Ｉ工程が１回増えるという問題点以外に、チャネルｐ
ｏｌｙ−Ｓｉの膜厚に対して最適なドーピング量が異な
り、ドーピング量の制御が難しいという問題点があった
。
ＴＦＴのチャネル領域にＢ＋ イオンを微量ドーピング
する、いわゆるチャネルドーピング法と呼ばれる方法が
一般的に知られている。このチャネルドーピング法はＩ
／Ｉ工程が１回増えるという問題点以外に、チャネルｐ
ｏｌｙ−Ｓｉの膜厚に対して最適なドーピング量が異な
り、ドーピング量の制御が難しいという問題点があった
。
【０００５】本発明は以上の問題点を解決するもので、
その目的は従来工程に比べて殆ど工程を変化させずにＶ
ｔｈを制御することのできる半導体装置の製造方法を提
供することにある。
その目的は従来工程に比べて殆ど工程を変化させずにＶ
ｔｈを制御することのできる半導体装置の製造方法を提
供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体上に絶縁薄膜を形成する工程、前記絶
縁薄膜上に不純物を含む非晶質半導体薄膜を形成する工
程、前記非晶質半導体薄膜をパタニングする工程、前記
非晶質半導体薄膜をマスクとしてイオンインプランテー
ションする工程、前記非晶質半導体をアニールして結晶
質半導体に転移させる工程を少なくとも含み、前記イオ
ンインプランテーション工程を、前記非晶質半導体をア
ニールして結晶質半導体に転移させる前に行うことを特
徴とする。
造方法は、半導体上に絶縁薄膜を形成する工程、前記絶
縁薄膜上に不純物を含む非晶質半導体薄膜を形成する工
程、前記非晶質半導体薄膜をパタニングする工程、前記
非晶質半導体薄膜をマスクとしてイオンインプランテー
ションする工程、前記非晶質半導体をアニールして結晶
質半導体に転移させる工程を少なくとも含み、前記イオ
ンインプランテーション工程を、前記非晶質半導体をア
ニールして結晶質半導体に転移させる前に行うことを特
徴とする。
【０００７】
【実施例】以下、図１をもとに、本発明の半導体装置の
製造方法を説明する。また、本実施例にはＴＦＴを例と
して取り上げるが、適用例はＴＦＴに限ることはなく、
単結晶ＭＯＳトランジスタにももちろん適用できる。
製造方法を説明する。また、本実施例にはＴＦＴを例と
して取り上げるが、適用例はＴＦＴに限ることはなく、
単結晶ＭＯＳトランジスタにももちろん適用できる。
【０００８】まず、石英基板１００上にプラズマ化学気
相成長法（ＰＣＶＤ）、または減圧化学気相成長法（Ｌ
ＰＣＶＤ）等により、非晶質、または多結晶Ｓｉ薄膜１
０１を１０００〜１５００Å成膜する。基板は石英に限
らず、ＭｇＯ・Ａｌ２Ｏ３、ＣａＦ２、等の絶縁基板等
でも良い。このＳｉ薄膜をＴＦＴチャネル領域１０１の
パタンにエッチングした後、必要ならば固相成長、レー
ザーアニーリング等の方法により大粒径化する（図１（
ａ））。固相成長等のｐｏｌｙ−Ｓｉ大粒径化工程は、
チャネル領域のパタニング前に行っても良い。
相成長法（ＰＣＶＤ）、または減圧化学気相成長法（Ｌ
ＰＣＶＤ）等により、非晶質、または多結晶Ｓｉ薄膜１
０１を１０００〜１５００Å成膜する。基板は石英に限
らず、ＭｇＯ・Ａｌ２Ｏ３、ＣａＦ２、等の絶縁基板等
でも良い。このＳｉ薄膜をＴＦＴチャネル領域１０１の
パタンにエッチングした後、必要ならば固相成長、レー
ザーアニーリング等の方法により大粒径化する（図１（
ａ））。固相成長等のｐｏｌｙ−Ｓｉ大粒径化工程は、
チャネル領域のパタニング前に行っても良い。
【０００９】このＳｉ薄膜上にゲート絶縁膜のＳｉＯ２
を １０２を熱酸化またはスパッタ法等により、約５
０〜１５００Å成膜する（図１（ｂ））。ＳｉＯ２１０
２上にゲート電極となるｐ型ドープト非晶質シリコン（
ａ−Ｓｉ）１０３を３０００〜７０００Å成膜する（図
１（ｃ））。ｐ型ドープトａ−Ｓｉの成膜は、プラズマ
ＣＶＤ装置を用いて行った。成膜ガスにはＨ２ガス、Ｂ
２Ｈ６ガス、ＳｉＨ４の混合ガスを用いた。ＳｉＨ４に
対するＢ２Ｈ６の流量比は、Ｂ２Ｈ６／ＳｉＨ４＝２％
とした。基板温度は１８０℃、ｒｆｐｏｗｅｒは２０Ｗ
、内圧は０．８Ｔｏｒｒである。このドープトａ−Ｓｉ
をゲート電極の形にパタニングし、非晶質ゲート電極１
０５を形成する。ドープトａ−Ｓｉは蒸着法、ＬＰＣＶ
Ｄ法等で成膜したノンドープのａ−ＳｉにＢ＋イオンを
イオンインプランテーション（Ｉ／Ｉ）することによっ
ても作成できる。
を １０２を熱酸化またはスパッタ法等により、約５
０〜１５００Å成膜する（図１（ｂ））。ＳｉＯ２１０
２上にゲート電極となるｐ型ドープト非晶質シリコン（
ａ−Ｓｉ）１０３を３０００〜７０００Å成膜する（図
１（ｃ））。ｐ型ドープトａ−Ｓｉの成膜は、プラズマ
ＣＶＤ装置を用いて行った。成膜ガスにはＨ２ガス、Ｂ
２Ｈ６ガス、ＳｉＨ４の混合ガスを用いた。ＳｉＨ４に
対するＢ２Ｈ６の流量比は、Ｂ２Ｈ６／ＳｉＨ４＝２％
とした。基板温度は１８０℃、ｒｆｐｏｗｅｒは２０Ｗ
、内圧は０．８Ｔｏｒｒである。このドープトａ−Ｓｉ
をゲート電極の形にパタニングし、非晶質ゲート電極１
０５を形成する。ドープトａ−Ｓｉは蒸着法、ＬＰＣＶ
Ｄ法等で成膜したノンドープのａ−ＳｉにＢ＋イオンを
イオンインプランテーション（Ｉ／Ｉ）することによっ
ても作成できる。
【００１０】ついでｎチャネルＴＦＴの場合はＰ＋イオ
ンを、ｐチャネルＴＦＴの場合はＢ＋イオンをゲート電
極をマスクとしてＩ／Ｉ（図１（ｄ）１０４）し、ソー
ス領域１０６及びドレイン領域１０７を形成する。一般
的にＩ／Ｉは、まずｎチャネル部にレジストでマスクを
して、Ｂ＋イオンをドーズ量１〜３×１０１５ｃｍ−２
で打ち込む。レジスト剥離後、ｐチャネルＴＦＴ部にレ
ジストでマスクをして、Ｐ＋イオンをドーズ量３×１０
１５ｃｍ−２で打ち込み、ｎチャネルＴＦＴを形成する
。
ンを、ｐチャネルＴＦＴの場合はＢ＋イオンをゲート電
極をマスクとしてＩ／Ｉ（図１（ｄ）１０４）し、ソー
ス領域１０６及びドレイン領域１０７を形成する。一般
的にＩ／Ｉは、まずｎチャネル部にレジストでマスクを
して、Ｂ＋イオンをドーズ量１〜３×１０１５ｃｍ−２
で打ち込む。レジスト剥離後、ｐチャネルＴＦＴ部にレ
ジストでマスクをして、Ｐ＋イオンをドーズ量３×１０
１５ｃｍ−２で打ち込み、ｎチャネルＴＦＴを形成する
。
【００１１】またＴＦＴ作成時の工程簡略化を目的とし
て、イオンインプランテーションの工程を以下に述べる
ような工程で行うことがある。即ち、まずウェハ全面に
Ｂ＋イオンを１×１０１５ｃｍ２で打ち込み、ｐチャネ
ル部を形成する。次にｐチャネル部にレジストでマスク
をしてＰ＋イオンを３×１０１５ｃｍ２打ち込み、Ｂ＋
イオンの効果を打ち消しつつｎチャネル部を形成する。 この方法を用いると、ｎチャネル部のマスクを形成する
必要がなくなるので、フォトリソグラフィ工程を１工程
減らせる利点がある。
て、イオンインプランテーションの工程を以下に述べる
ような工程で行うことがある。即ち、まずウェハ全面に
Ｂ＋イオンを１×１０１５ｃｍ２で打ち込み、ｐチャネ
ル部を形成する。次にｐチャネル部にレジストでマスク
をしてＰ＋イオンを３×１０１５ｃｍ２打ち込み、Ｂ＋
イオンの効果を打ち消しつつｎチャネル部を形成する。 この方法を用いると、ｎチャネル部のマスクを形成する
必要がなくなるので、フォトリソグラフィ工程を１工程
減らせる利点がある。
【００１２】この後ゲート電極を活性化させる固相成長
アニールを施す。ゲート電極の固相成長工程をＩ／Ｉ工
程の前に行うと、ゲート電極の粒径が大きい状態でＩ／
Ｉを行うことになり、Ｉ／Ｉのノックオン効果によりゲ
ート電極中のＢ原子がゲート酸化膜中に拡散してしまい
、ＴＦＴのＶｔｈが異常シフトする原因となる。このた
めゲート電極を固相成長させる工程は、Ｉ／Ｉ工程の後
に行うのが望ましい。ゲート電極が非晶質の状態でＩ／
Ｉを行うと、ノックオン効果が小さく、ゲート酸化膜中
へのＢ拡散を防ぐことができるからである。この後、ゲ
ート電極の固相成長アニールを行い、非晶質ゲート電極
を結晶質ゲート電極１０９に転移させる。ゲート電極の
固相成長アニールは、Ｎ２ガス雰囲気中、６２０℃１７
時間の条件で行った。固相成長アニール後、ゲート電極
のシート抵抗は５０００Åの膜厚で２７〜３０Ω／□に
なる。この固相成長アニール条件は７００℃４時間、８
００℃１時間等でもよい。但し固相成長アニール温度は
１０００℃未満にする。固相成長アニール温度を１００
０℃以上にすると、ｐ型ドープトａ−Ｓｉ中に含まれる
多量の水素がアニール時に爆発的に放出され、ゲート電
極に気泡ができたり、膜剥離を引き起こしたりするため
、好ましくない。このゲート電極の固相成長アニールは
同時に、Ｉ／Ｉで形成したソース・ドレイン領域の活性
化アニールにもなっている。
アニールを施す。ゲート電極の固相成長工程をＩ／Ｉ工
程の前に行うと、ゲート電極の粒径が大きい状態でＩ／
Ｉを行うことになり、Ｉ／Ｉのノックオン効果によりゲ
ート電極中のＢ原子がゲート酸化膜中に拡散してしまい
、ＴＦＴのＶｔｈが異常シフトする原因となる。このた
めゲート電極を固相成長させる工程は、Ｉ／Ｉ工程の後
に行うのが望ましい。ゲート電極が非晶質の状態でＩ／
Ｉを行うと、ノックオン効果が小さく、ゲート酸化膜中
へのＢ拡散を防ぐことができるからである。この後、ゲ
ート電極の固相成長アニールを行い、非晶質ゲート電極
を結晶質ゲート電極１０９に転移させる。ゲート電極の
固相成長アニールは、Ｎ２ガス雰囲気中、６２０℃１７
時間の条件で行った。固相成長アニール後、ゲート電極
のシート抵抗は５０００Åの膜厚で２７〜３０Ω／□に
なる。この固相成長アニール条件は７００℃４時間、８
００℃１時間等でもよい。但し固相成長アニール温度は
１０００℃未満にする。固相成長アニール温度を１００
０℃以上にすると、ｐ型ドープトａ−Ｓｉ中に含まれる
多量の水素がアニール時に爆発的に放出され、ゲート電
極に気泡ができたり、膜剥離を引き起こしたりするため
、好ましくない。このゲート電極の固相成長アニールは
同時に、Ｉ／Ｉで形成したソース・ドレイン領域の活性
化アニールにもなっている。
【００１３】ソース・ドレイン領域の活性化アニール条
件は、ＴＦＴのＯＦＦ電流値に大きい影響を及ぼすこと
が知られている。これはＩ／Ｉで非晶質化したソース・
ドレイン領域の結晶性が、活性化アニール条件で大きく
変わるためとされている。即ち、活性化アニール後のソ
ース・ドレイン領域に欠陥準位が多いと、この欠陥準位
を介してリーク電流が流れ、ＯＦＦ電流の増大の原因と
なる。ＯＦＦ電流を下げるためにはソース・ドレイン領
域の欠陥が少なくなるような活性化アニール方法をとる
ことが必要である。欠陥を少なくできるアニール方法の
一つに２段階アニール法が知られている。これはまず６
００〜９００℃程度の温度Ｔ１で第１の活性化アニール
を行い、ソース・ドレイン領域を比較的低温で固相成長
させ、ついで１０００℃程度のＴ１＜Ｔ２なる温度で第
２のアニールをし、ソース・ドレイン領域の完全な活性
化をはかるアニール方法である。このような２段階アニ
ール法を用いると欠陥の少ないソース・ドレイン領域を
作成できるので、ＯＦＦ電流の低減を図ることができる
。本実施例における、ゲート電極の固相成長アニール工
程は、前記第１のアニール工程を兼ねている。そこで、
ゲート電極の固相成長アニール工程後に前記第２のアニ
ール工程を行えば、自動的に前記２段階アニールと同じ
工程になり、ＴＦＴのＯＦＦ電流低減をも図れる。 そこで、前記第２の活性化アニール工程に対応するソー
ス・ドレイン活性化アニール工程を行う。
件は、ＴＦＴのＯＦＦ電流値に大きい影響を及ぼすこと
が知られている。これはＩ／Ｉで非晶質化したソース・
ドレイン領域の結晶性が、活性化アニール条件で大きく
変わるためとされている。即ち、活性化アニール後のソ
ース・ドレイン領域に欠陥準位が多いと、この欠陥準位
を介してリーク電流が流れ、ＯＦＦ電流の増大の原因と
なる。ＯＦＦ電流を下げるためにはソース・ドレイン領
域の欠陥が少なくなるような活性化アニール方法をとる
ことが必要である。欠陥を少なくできるアニール方法の
一つに２段階アニール法が知られている。これはまず６
００〜９００℃程度の温度Ｔ１で第１の活性化アニール
を行い、ソース・ドレイン領域を比較的低温で固相成長
させ、ついで１０００℃程度のＴ１＜Ｔ２なる温度で第
２のアニールをし、ソース・ドレイン領域の完全な活性
化をはかるアニール方法である。このような２段階アニ
ール法を用いると欠陥の少ないソース・ドレイン領域を
作成できるので、ＯＦＦ電流の低減を図ることができる
。本実施例における、ゲート電極の固相成長アニール工
程は、前記第１のアニール工程を兼ねている。そこで、
ゲート電極の固相成長アニール工程後に前記第２のアニ
ール工程を行えば、自動的に前記２段階アニールと同じ
工程になり、ＴＦＴのＯＦＦ電流低減をも図れる。 そこで、前記第２の活性化アニール工程に対応するソー
ス・ドレイン活性化アニール工程を行う。
【００１４】活性化アニール温度Ｔ２は、１０００℃未
満で行う。望ましくは８５０〜９５０℃で、更に望まし
くは９００℃である。アニール温度を１０００℃以上に
すると、ゲート電極中のＢ原子がゲート酸化膜中に拡散
し、Ｖｔｈ異常シフトの原因となるから好ましくない。 アニール時間は９００℃の場合１時間以上、望ましくは
５時間、更に望ましくは１６時間である。本実施例では
９００℃で、アニール時間は１６時間行った。ゲート電
極の固相成長工程と、ソース・ドレインの活性化アニー
ルとを同一の工程で同時に行えば、製造工程を簡略化す
ることができ望ましい。それにはＩ／Ｉ後、まず８００
℃に昇温し１時間アニールを行い、続けて９００℃に昇
温して１時間以上のアニールを行うような工程をとるこ
とにより達成できる。
満で行う。望ましくは８５０〜９５０℃で、更に望まし
くは９００℃である。アニール温度を１０００℃以上に
すると、ゲート電極中のＢ原子がゲート酸化膜中に拡散
し、Ｖｔｈ異常シフトの原因となるから好ましくない。 アニール時間は９００℃の場合１時間以上、望ましくは
５時間、更に望ましくは１６時間である。本実施例では
９００℃で、アニール時間は１６時間行った。ゲート電
極の固相成長工程と、ソース・ドレインの活性化アニー
ルとを同一の工程で同時に行えば、製造工程を簡略化す
ることができ望ましい。それにはＩ／Ｉ後、まず８００
℃に昇温し１時間アニールを行い、続けて９００℃に昇
温して１時間以上のアニールを行うような工程をとるこ
とにより達成できる。
【００１５】このようなアニール工程をとることにより
、欠陥の少ないソース・ドレイン領域を作成することが
できる。特にチャネル領域中にＮ、Ｏ、Ｆのような伝導
に関与しない不純物原子が存在しているようなＴＦＴで
あっても、上述のような活性化アニール方法をとること
により欠陥の少ないソース・ドレイン部を形成でき、Ｔ
ＦＴのＯＦＦ電流を著しく低減できる。
、欠陥の少ないソース・ドレイン領域を作成することが
できる。特にチャネル領域中にＮ、Ｏ、Ｆのような伝導
に関与しない不純物原子が存在しているようなＴＦＴで
あっても、上述のような活性化アニール方法をとること
により欠陥の少ないソース・ドレイン部を形成でき、Ｔ
ＦＴのＯＦＦ電流を著しく低減できる。
【００１６】ついでゲート電極１０５の上部にＬＰＣＶ
Ｄ法により層間絶縁膜のＳｉＯ２１０８を約５０００〜
８０００Å成膜する（図１（ｅ））。上述の活性化アニ
ール工程はこの層間絶縁膜の成膜後に行うことも可能で
ある。但しこの場合、ゲート電極の固相成長工程後に層
間絶縁膜を成膜しなければならない。層間絶縁膜成膜後
にゲート電極の固相成長をすると、ゲート電極中の水素
の逃げ場が無いので膜荒れを起こすからである。層間絶
縁膜は窒化Ｓｉ膜等でもよい。この段階で水素プラズマ
法、水素イオン注入法、あるいはプラズマ窒化膜からの
水素の拡散法等の方法で水素をＴＦＴのチャネル領域中
に導入すると、ゲート絶縁膜／Ｓｉ界面や結晶粒界等に
存在するダングリングボンドが終端化され欠陥準位が減
る効果がある。このため、水素化処理によりＴＦＴのＯ
Ｎ電流は増大し、ＯＦＦ電流を減少させることができる
。このような水素化工程はＴＦＴの完成後に行ってもよ
い。 最後にソース・ドレインのコンタクトホールを
空けて配線材の金属膜（Ａｌ等）を約７０００〜８００
０Åスパッタ法等により成膜し、ソース電極１０９、ド
レイン電極１１０を形成してＴＦＴの完成となる（図１
（ｆ））。
Ｄ法により層間絶縁膜のＳｉＯ２１０８を約５０００〜
８０００Å成膜する（図１（ｅ））。上述の活性化アニ
ール工程はこの層間絶縁膜の成膜後に行うことも可能で
ある。但しこの場合、ゲート電極の固相成長工程後に層
間絶縁膜を成膜しなければならない。層間絶縁膜成膜後
にゲート電極の固相成長をすると、ゲート電極中の水素
の逃げ場が無いので膜荒れを起こすからである。層間絶
縁膜は窒化Ｓｉ膜等でもよい。この段階で水素プラズマ
法、水素イオン注入法、あるいはプラズマ窒化膜からの
水素の拡散法等の方法で水素をＴＦＴのチャネル領域中
に導入すると、ゲート絶縁膜／Ｓｉ界面や結晶粒界等に
存在するダングリングボンドが終端化され欠陥準位が減
る効果がある。このため、水素化処理によりＴＦＴのＯ
Ｎ電流は増大し、ＯＦＦ電流を減少させることができる
。このような水素化工程はＴＦＴの完成後に行ってもよ
い。 最後にソース・ドレインのコンタクトホールを
空けて配線材の金属膜（Ａｌ等）を約７０００〜８００
０Åスパッタ法等により成膜し、ソース電極１０９、ド
レイン電極１１０を形成してＴＦＴの完成となる（図１
（ｆ））。
【００１７】図２の２０１に本発明の製造工程を用いて
作成したｐ型ゲートｎチャネルＴＦＴのゲート電圧（Ｖ
ｇ）−ドレイン電流（Ｉｄ）特性を示す。チャネル長／
チャネル幅＝６μｍ／１０μｍである。図３の３０１に
比較例としてｎ型ゲートｎチャネルＴＦＴのＶｇ−Ｉｄ
特性を示す。図３のｎ型ゲート電極は、ＰＨ３とＳｉＨ
４の混合ガスを用いてＬＰＣＶＤで成膜したドープトｐ
ｏｌｙ−Ｓｉである。ｎ型ゲート電極のシート抵抗は膜
厚３５００Åで４０Ω／□であった。図２と図３を比較
すると明らかなように、ｐ型ゲート電極ｎチャネルＴＦ
ＴのＶｔｈはｎ型ゲート電極ｎチャネルＴＦＴのＶｔｈ
よりも約１．５Ｖだけプラス方向にシフトしている。一
方、ｐチャネルＴＦＴはｎ型、ｐ型ゲートによらずＶｔ
ｈのシフト量は小さいので問題とはならない。図２の２
０２、図３の３０２にそれぞれ図２の２０１、図３の３
０１に示す特性のＴＦＴに水素プラズマ処理をほどこし
た結果のＶｇ−Ｉｄ特性を示す。水素プラズマ条件は純
水素ガスを用いて、基板温度＝２５０℃、ｒｆ ｐｏ
ｗｅｒ＝２００Ｗ、内圧＝１．２Ｔｏｒｒ、処理時間＝
２時間である。 ２０３では水素プラズマ処理により、チャネルｐｏｌｙ
−Ｓｉがｎ型的になるので特性がマイナス方向にシフト
し、Ｖｇ＝０ＶでのＯＦＦ電流の増大を招いている。こ
れに対し、２０４では水素プラズマ処理によるＶｔｈの
シフトは抑えられ、１×１０−１４Ａというきわめて低
いＯＦＦ電流値を得ている。
作成したｐ型ゲートｎチャネルＴＦＴのゲート電圧（Ｖ
ｇ）−ドレイン電流（Ｉｄ）特性を示す。チャネル長／
チャネル幅＝６μｍ／１０μｍである。図３の３０１に
比較例としてｎ型ゲートｎチャネルＴＦＴのＶｇ−Ｉｄ
特性を示す。図３のｎ型ゲート電極は、ＰＨ３とＳｉＨ
４の混合ガスを用いてＬＰＣＶＤで成膜したドープトｐ
ｏｌｙ−Ｓｉである。ｎ型ゲート電極のシート抵抗は膜
厚３５００Åで４０Ω／□であった。図２と図３を比較
すると明らかなように、ｐ型ゲート電極ｎチャネルＴＦ
ＴのＶｔｈはｎ型ゲート電極ｎチャネルＴＦＴのＶｔｈ
よりも約１．５Ｖだけプラス方向にシフトしている。一
方、ｐチャネルＴＦＴはｎ型、ｐ型ゲートによらずＶｔ
ｈのシフト量は小さいので問題とはならない。図２の２
０２、図３の３０２にそれぞれ図２の２０１、図３の３
０１に示す特性のＴＦＴに水素プラズマ処理をほどこし
た結果のＶｇ−Ｉｄ特性を示す。水素プラズマ条件は純
水素ガスを用いて、基板温度＝２５０℃、ｒｆ ｐｏ
ｗｅｒ＝２００Ｗ、内圧＝１．２Ｔｏｒｒ、処理時間＝
２時間である。 ２０３では水素プラズマ処理により、チャネルｐｏｌｙ
−Ｓｉがｎ型的になるので特性がマイナス方向にシフト
し、Ｖｇ＝０ＶでのＯＦＦ電流の増大を招いている。こ
れに対し、２０４では水素プラズマ処理によるＶｔｈの
シフトは抑えられ、１×１０−１４Ａというきわめて低
いＯＦＦ電流値を得ている。
【００１８】
【発明の効果】本発明の半導体装置の製造方法によれば
、プレーナ型ＴＦＴでは従来困難だったｐ型ゲート電極
を用いることができ、ＴＦＴのＶｔｈを制御するチャネ
ルドープ工程を省略することができる。その一方で従来
の半導体装置の製造方法と比較して増える工程は全く無
いという大きな利点がある。しかもＶｔｈのシフト量は
チャネルｐｏｌｙ−Ｓｉの膜厚によらず、ｎチャネルの
場合常に＋１Ｖであるので制御性も良好である。また従
来の製造工程ではｎチャネルＴＦＴに水素プラズマ処理
を施すとＶｇ−Ｉｄ特性のマイナスＶｇ方向へのシフト
が起こり、ＯＦＦ電流の増大を招いていたが、本発明の
製造方法を用いればＶｔｈシフトを抑えることができる
ので、水素プラズマ後でもＯＦＦ電流を抑えられる。こ
の結果ＴＦＴのＯＮ／ＯＦＦ比１０１１という高性能Ｔ
ＦＴを容易に実現することができる。このため本発明は
ＴＦＴのハイビジョン用液晶パネルへの応用に大きな効
果がある。さらに、走査回路と光電変換素子を同一基板
上に集積化した密着型イメージセンサの高速化、高解像
化も容易となり効果は大である。また、最近高集積化の
進むＳＲＡＭ素子において、特に４ＭＳＲＡＭ以上の負
荷素子にＴＦＴを応用する例が増えているが、本発明は
このＳＲＡＭ素子用のＴＦＴへも応用することができる
。また本発明はＴＦＴへの応用ばかりでなく、ＩＣ、Ｌ
ＳＩ、３次元ＳＯＩ素子等の半導体素子一般への応用に
も効果は大きい。
、プレーナ型ＴＦＴでは従来困難だったｐ型ゲート電極
を用いることができ、ＴＦＴのＶｔｈを制御するチャネ
ルドープ工程を省略することができる。その一方で従来
の半導体装置の製造方法と比較して増える工程は全く無
いという大きな利点がある。しかもＶｔｈのシフト量は
チャネルｐｏｌｙ−Ｓｉの膜厚によらず、ｎチャネルの
場合常に＋１Ｖであるので制御性も良好である。また従
来の製造工程ではｎチャネルＴＦＴに水素プラズマ処理
を施すとＶｇ−Ｉｄ特性のマイナスＶｇ方向へのシフト
が起こり、ＯＦＦ電流の増大を招いていたが、本発明の
製造方法を用いればＶｔｈシフトを抑えることができる
ので、水素プラズマ後でもＯＦＦ電流を抑えられる。こ
の結果ＴＦＴのＯＮ／ＯＦＦ比１０１１という高性能Ｔ
ＦＴを容易に実現することができる。このため本発明は
ＴＦＴのハイビジョン用液晶パネルへの応用に大きな効
果がある。さらに、走査回路と光電変換素子を同一基板
上に集積化した密着型イメージセンサの高速化、高解像
化も容易となり効果は大である。また、最近高集積化の
進むＳＲＡＭ素子において、特に４ＭＳＲＡＭ以上の負
荷素子にＴＦＴを応用する例が増えているが、本発明は
このＳＲＡＭ素子用のＴＦＴへも応用することができる
。また本発明はＴＦＴへの応用ばかりでなく、ＩＣ、Ｌ
ＳＩ、３次元ＳＯＩ素子等の半導体素子一般への応用に
も効果は大きい。
【図１】本発明の半導体装置の製造工程を示す工程図。
【図２】ｐ型ゲートｎチャネルＴＦＴのＶｇ−Ｉｄ特性
曲線を示すグラフ。
曲線を示すグラフ。
【図３】ｎ型ゲートｎチャネルＴＦＴのＶｇ−Ｉｄ特性
曲線を示すグラフ。
曲線を示すグラフ。
１００………石英基板
１０１………ｐｏｌｙ−Ｓｉ
１０２………ゲート絶縁膜
１０３………ドープトａ−Ｓｉ
１０４………イオンビーム
１０５………ゲート電極
１０６………ソース領域
１０７………ドレイン領域
１０８………層間絶縁膜
１０９………ソース電極
１１０………ドレイン電極
２０１………ｐ型ゲートｎチャネルＴＦＴのＶｇ−Ｉｄ
特性曲線 ２０２………水素化処理をしたｐ型ゲートｎチャネルＴ
ＦＴのＶｇ−Ｉｄ特性曲線 ３０１………ｎ型ゲートｎチャネルＴＦＴのＶｇ−Ｉｄ
特性曲線 ３０２………水素化処理をしたｎ型ゲートｎチャネルＴ
ＦＴのＶｇ−Ｉｄ特性曲線
特性曲線 ２０２………水素化処理をしたｐ型ゲートｎチャネルＴ
ＦＴのＶｇ−Ｉｄ特性曲線 ３０１………ｎ型ゲートｎチャネルＴＦＴのＶｇ−Ｉｄ
特性曲線 ３０２………水素化処理をしたｎ型ゲートｎチャネルＴ
ＦＴのＶｇ−Ｉｄ特性曲線
Claims (5)
- 【請求項１】 半導体上に絶縁薄膜を形成する工程、
前記絶縁薄膜上に不純物を含む非晶質半導体薄膜を形成
する工程、前記非晶質半導体薄膜をパタニングする工程
、前記非晶質半導体薄膜をマスクとしてイオンインプラ
ンテーションする工程、前記非晶質半導体をアニールし
て結晶質半導体に転移させる工程、前記イオンインプラ
ンテーションを施した領域の活性化アニール工程を少な
くとも含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記イオンインプランテーション工程
を、前記非晶質半導体をアニールして結晶質半導体に転
移させる工程よりも前に行うことを特徴とする、請求項
１記載の半導体装置の製造方法。 - 【請求項３】 前記非晶質半導体をアニールする工程
を１０００℃未満の温度で行うことを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項４】 前記非晶質半導体をアニールする工程
は、前記活性化アニール工程の少なくとも一部を兼ねる
ことを特徴とする請求項１記載の半導体装置の製造方法
。 - 【請求項５】 前記活性化アニール工程を１０００℃
未満の温度で行うことを特徴とする請求項１記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7506691A JPH04309235A (ja) | 1991-04-08 | 1991-04-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7506691A JPH04309235A (ja) | 1991-04-08 | 1991-04-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04309235A true JPH04309235A (ja) | 1992-10-30 |
Family
ID=13565460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7506691A Pending JPH04309235A (ja) | 1991-04-08 | 1991-04-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04309235A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003094244A1 (en) * | 2002-05-02 | 2003-11-13 | Koninklijke Philips Electronics N.V. | Electronic devices comprising bottom-gate tfts and their manufacture |
-
1991
- 1991-04-08 JP JP7506691A patent/JPH04309235A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003094244A1 (en) * | 2002-05-02 | 2003-11-13 | Koninklijke Philips Electronics N.V. | Electronic devices comprising bottom-gate tfts and their manufacture |
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