JPH04304429A - アクティブマトリクス基板 - Google Patents
アクティブマトリクス基板Info
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- JPH04304429A JPH04304429A JP3070088A JP7008891A JPH04304429A JP H04304429 A JPH04304429 A JP H04304429A JP 3070088 A JP3070088 A JP 3070088A JP 7008891 A JP7008891 A JP 7008891A JP H04304429 A JPH04304429 A JP H04304429A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置等の表示
パネルにおいて、マトリクス状に配置された多数の絵素
電極が、各絵素電極に接続された薄膜トランジスタ（Ｔ
ＦＴ）によってアクティブマトリクス方式により駆動さ
れるアクティブマトリクス基板に関する。
パネルにおいて、マトリクス状に配置された多数の絵素
電極が、各絵素電極に接続された薄膜トランジスタ（Ｔ
ＦＴ）によってアクティブマトリクス方式により駆動さ
れるアクティブマトリクス基板に関する。
【０００２】
【従来の技術】液晶表示装置、ＥＬ表示装置、プラズマ
表示装置等の表示パネルでは、通常、マトリクス状に配
列された多数の絵素電極を選択的に駆動することにより
、駆動された絵素電極とこれに対向する対向電極との間
に電圧が印加され、これらの電極間に介在する液晶等の
表示媒体が光学的に変調される。これにより、表示パネ
ル上に表示パターンが形成される。絵素電極の駆動方式
として、個々の独立した絵素電極にアクティブマトリク
ス方式により駆動されるスイッチング素子が接続された
アクティブマトリクス基板が使用される。液晶表示パネ
ルでは、アクティブマトリクス基板と対向電極を有する
対向基板とが適当な間隔をあけて貼り合わせられ、両基
板間に液晶が封入されて構成されている。絵素電極を選
択駆動するスイッチング素子としては、ＴＦＴ（薄膜ト
ランジスタ）素子、ＭＩＭ（金属−絶縁層−金属）素子
、ＭＯＳトランジスタ素子、ダイオード、バリスタ等が
一般的に知られている。ＴＦＴを使用したアクティブマ
トリクス駆動方式により駆動される液晶表示パネルは、
高コントラストの表示が可能であり、液晶テレビジョン
、ワードプロセッサ、コンピュータの端末表示装置等に
実用化されている。
表示装置等の表示パネルでは、通常、マトリクス状に配
列された多数の絵素電極を選択的に駆動することにより
、駆動された絵素電極とこれに対向する対向電極との間
に電圧が印加され、これらの電極間に介在する液晶等の
表示媒体が光学的に変調される。これにより、表示パネ
ル上に表示パターンが形成される。絵素電極の駆動方式
として、個々の独立した絵素電極にアクティブマトリク
ス方式により駆動されるスイッチング素子が接続された
アクティブマトリクス基板が使用される。液晶表示パネ
ルでは、アクティブマトリクス基板と対向電極を有する
対向基板とが適当な間隔をあけて貼り合わせられ、両基
板間に液晶が封入されて構成されている。絵素電極を選
択駆動するスイッチング素子としては、ＴＦＴ（薄膜ト
ランジスタ）素子、ＭＩＭ（金属−絶縁層−金属）素子
、ＭＯＳトランジスタ素子、ダイオード、バリスタ等が
一般的に知られている。ＴＦＴを使用したアクティブマ
トリクス駆動方式により駆動される液晶表示パネルは、
高コントラストの表示が可能であり、液晶テレビジョン
、ワードプロセッサ、コンピュータの端末表示装置等に
実用化されている。
【０００３】ＴＦＴを使用したアクティブマトリクス基
板は、図５に示すように、それぞれが平行になった多数
のゲートバス配線１０と、各ゲートバス配線１０に対し
て直交している多数のソースバス配線２０とにより囲ま
れた各領域内に、それぞれ絵素電極４０がマトリクス状
に配置されている。各絵素電極４０には、スイッチング
素子としてのＴＦＴ３０がそれぞれ接続されている。各
ＴＦＴ３０は、ゲート電極１１、ソース電極３１、およ
びドレイン電極３２を有している。ゲート電極１１はゲ
ートバス配線１０と一体的に形成されており、また、ソ
ース電極３１がソースバス配線２０と一体的に形成され
ており、さらに、ドレイン電極３２が絵素電極４０と電
気的に接続されている。
板は、図５に示すように、それぞれが平行になった多数
のゲートバス配線１０と、各ゲートバス配線１０に対し
て直交している多数のソースバス配線２０とにより囲ま
れた各領域内に、それぞれ絵素電極４０がマトリクス状
に配置されている。各絵素電極４０には、スイッチング
素子としてのＴＦＴ３０がそれぞれ接続されている。各
ＴＦＴ３０は、ゲート電極１１、ソース電極３１、およ
びドレイン電極３２を有している。ゲート電極１１はゲ
ートバス配線１０と一体的に形成されており、また、ソ
ース電極３１がソースバス配線２０と一体的に形成され
ており、さらに、ドレイン電極３２が絵素電極４０と電
気的に接続されている。
【０００４】このようなアクティブマトリクス基板を、
図６に模式的に示す。相互に直交する多数のゲートバス
配線１０と多数のソースバス配線２０とのそれぞれの交
差部近傍には、それぞれＴＦＴ３０が配置されており、
各ＴＦＴ３０に絵素電極４０がそれぞれ接続されている
。各絵素電極４０それぞれは対向基板に設けられた対向
電極８０に対向しており、各絵素電極４０と対向電極８
０との間に、ＴＦＴ３０によって選択的に電圧が印加さ
れる。各絵素電極４０には、各絵素電極４０に対する容
量の付加のために付加容量電極３５がそれぞれ配置され
ており、付加容量電極３５はゲートバス配線１０に平行
する付加容量配線３７に接続されている。
図６に模式的に示す。相互に直交する多数のゲートバス
配線１０と多数のソースバス配線２０とのそれぞれの交
差部近傍には、それぞれＴＦＴ３０が配置されており、
各ＴＦＴ３０に絵素電極４０がそれぞれ接続されている
。各絵素電極４０それぞれは対向基板に設けられた対向
電極８０に対向しており、各絵素電極４０と対向電極８
０との間に、ＴＦＴ３０によって選択的に電圧が印加さ
れる。各絵素電極４０には、各絵素電極４０に対する容
量の付加のために付加容量電極３５がそれぞれ配置され
ており、付加容量電極３５はゲートバス配線１０に平行
する付加容量配線３７に接続されている。
【０００５】このようなアクティブマトリクス基板は、
通常、透明基板であるガラス基板上にゲートバス配線１
０および付加容量配線３７を構成するＴａ膜が全面に積
層された後に、該Ｔａ膜が所定形状にパターニングされ
ることにより、ゲート電極１１を有するゲート配線１０
および付加容量配線３７が形成される。各ゲートバス配
線１０および付加容量配線３７は、各ソースバス配線２
０とは、それぞれ絶縁層および保護層を介して交差して
おり、また、ゲート電極１１は、ソース電極３１および
ドレイン電極３２とは絶縁層および保護層を介して交差
している。
通常、透明基板であるガラス基板上にゲートバス配線１
０および付加容量配線３７を構成するＴａ膜が全面に積
層された後に、該Ｔａ膜が所定形状にパターニングされ
ることにより、ゲート電極１１を有するゲート配線１０
および付加容量配線３７が形成される。各ゲートバス配
線１０および付加容量配線３７は、各ソースバス配線２
０とは、それぞれ絶縁層および保護層を介して交差して
おり、また、ゲート電極１１は、ソース電極３１および
ドレイン電極３２とは絶縁層および保護層を介して交差
している。
【０００６】各ゲートバス配線１０および各付加容量配
線３７と各ソースバス配線２０とのそれぞれの交差領域
に設けられる保護層、各ゲート電極１１とソース電極３
１およびドレイン電極３２との交差領域に設けられる保
護層は、それぞれ、ガラス基板全面にわたって積層され
た後に、各交差領域に対応する部分を残して、エッチャ
ントによってエッチング除去される。そして、その後に
、ソース電極３１を有するソースバス配線２０、ドレイ
ン電極３２それぞれを形成するために、Ｔｉ金属膜がス
パッタリング法にて厚さ３００ｎｍに全面にわたって積
層される。そして、ソース電極３１が設けられたソース
バス配線２０およびドレイン電極２２の形状にエッチン
グによりパターニングされる。
線３７と各ソースバス配線２０とのそれぞれの交差領域
に設けられる保護層、各ゲート電極１１とソース電極３
１およびドレイン電極３２との交差領域に設けられる保
護層は、それぞれ、ガラス基板全面にわたって積層され
た後に、各交差領域に対応する部分を残して、エッチャ
ントによってエッチング除去される。そして、その後に
、ソース電極３１を有するソースバス配線２０、ドレイ
ン電極３２それぞれを形成するために、Ｔｉ金属膜がス
パッタリング法にて厚さ３００ｎｍに全面にわたって積
層される。そして、ソース電極３１が設けられたソース
バス配線２０およびドレイン電極２２の形状にエッチン
グによりパターニングされる。
【０００７】
【発明が解決しようとする課題】このようなアクティブ
マトリクス基板では、ソース電極３１、ソースバス配線
２０、およびゲート電極３２を形成するために、エッチ
ャントによるエッチング除去に際して、ソースバス配線
２０等の下側にエッチャントが浸透する。このとき、エ
ッチャントは、下方のゲートバス配線１０の側縁部にお
ける段差に沿って、すなわちソースバス配線２０等の幅
方向に沿って浸透する。ソースバス配線２０等は、通常
、１０〜３０μｍ程度の幅寸法になっているために、エ
ッチャントがゲートバス配線１０の側縁部に沿って、ソ
ースバス配線２０の各側縁部それぞれから順次幅方向へ
と浸透することにより、各側縁部から浸透したエッチャ
ント同士が接触した状態になる。エッチャントが浸透し
た部分は、リフトオフにより、剥離しやすくなる。ゲー
トバス配線１０の各側縁部それぞれに沿って浸透して、
ソースバス配線２０等の幅方向全体にエッチャントが浸
透した状態になると、ソースバス配線２０等は、ゲート
バス配線１０の各側縁部それぞれに沿って剥離するおそ
れがある。
マトリクス基板では、ソース電極３１、ソースバス配線
２０、およびゲート電極３２を形成するために、エッチ
ャントによるエッチング除去に際して、ソースバス配線
２０等の下側にエッチャントが浸透する。このとき、エ
ッチャントは、下方のゲートバス配線１０の側縁部にお
ける段差に沿って、すなわちソースバス配線２０等の幅
方向に沿って浸透する。ソースバス配線２０等は、通常
、１０〜３０μｍ程度の幅寸法になっているために、エ
ッチャントがゲートバス配線１０の側縁部に沿って、ソ
ースバス配線２０の各側縁部それぞれから順次幅方向へ
と浸透することにより、各側縁部から浸透したエッチャ
ント同士が接触した状態になる。エッチャントが浸透し
た部分は、リフトオフにより、剥離しやすくなる。ゲー
トバス配線１０の各側縁部それぞれに沿って浸透して、
ソースバス配線２０等の幅方向全体にエッチャントが浸
透した状態になると、ソースバス配線２０等は、ゲート
バス配線１０の各側縁部それぞれに沿って剥離するおそ
れがある。
【０００８】本発明は上記従来の問題を解決するもので
あり、その目的は、配線同士が絶縁層および保護層を介
して交差されているアクティブマトリクス基板において
、ソースバス配線等をエッチャントによりエッチングす
る際に、下側のゲートバス配線との交差領域にてエッチ
ャントの浸透による剥離を抑制して、ソースバス配線等
がリフトオフにより断線されることを防止し得るアクテ
ィブマトリクス基板を提供することにある。
あり、その目的は、配線同士が絶縁層および保護層を介
して交差されているアクティブマトリクス基板において
、ソースバス配線等をエッチャントによりエッチングす
る際に、下側のゲートバス配線との交差領域にてエッチ
ャントの浸透による剥離を抑制して、ソースバス配線等
がリフトオフにより断線されることを防止し得るアクテ
ィブマトリクス基板を提供することにある。
【０００９】
【課題を解決するための手段】本発明のアクティブマト
リクス基板は、透明基板上にマトリクス状に配置された
絵素電極と、各絵素電極にそれぞれ電気的に接続されて
アクティブマトリクス方式により駆動される薄膜トラン
ジスタと、を有するアクティブマトリクス基板であって
、透明基板上に設けられた第１の配線に対して、絶縁層
および保護層を介して第２の配線が直交状態で配置され
ており、第１および第２の配線の交差領域において、透
明基板上の第１の配線の各側縁から、第２の配線の各側
縁部に沿って各一対の突出部が突出していることを特徴
としてなり、そのことにより、上記目的が達成される。
リクス基板は、透明基板上にマトリクス状に配置された
絵素電極と、各絵素電極にそれぞれ電気的に接続されて
アクティブマトリクス方式により駆動される薄膜トラン
ジスタと、を有するアクティブマトリクス基板であって
、透明基板上に設けられた第１の配線に対して、絶縁層
および保護層を介して第２の配線が直交状態で配置され
ており、第１および第２の配線の交差領域において、透
明基板上の第１の配線の各側縁から、第２の配線の各側
縁部に沿って各一対の突出部が突出していることを特徴
としてなり、そのことにより、上記目的が達成される。
【００１０】
【作用】本発明のアクティブマトリクス基板では、透明
基板上の第１配線上に第２配線をエッチャントによるエ
ッチングにより形成される際に、第１配線の各突出部に
より、両者の交差領域へのエッチャントの浸透が抑制さ
れ、第２配線がその交差領域でリフトオフされるおそれ
がない。
基板上の第１配線上に第２配線をエッチャントによるエ
ッチングにより形成される際に、第１配線の各突出部に
より、両者の交差領域へのエッチャントの浸透が抑制さ
れ、第２配線がその交差領域でリフトオフされるおそれ
がない。
【００１１】
【実施例】本発明の実施例について以下に説明する。
【００１２】本発明のアクティブマトリクス基板は、図
１に示すように、透明なガラス板１上に、相互に直交す
るように配線された多数のゲートバス配線１０および多
数のソースバス配線２０とを有している。各ゲートバス
配線１０は走査線として機能し、各ソースバス配線２０
は信号線として機能する。各ゲートバス配線１０は、透
明な絶縁性のガラス基板１（図２参照）上にそれぞれ配
線されており、各ゲートバス配線１０は、その上方域に
て各ソースバス配線２０と相互に絶縁状態で交差してい
る（詳しくは後述する）。そして、両者の交差領域にお
いて、ゲートバス配線１０の各側縁からは、各ソースバ
ス配線２０の各側縁部に沿ってそれぞれ外方へ突出する
各一対の突出部１２が設けられている。各ゲートバス配
線１０およびソースバス配線２０は、それぞれ１０〜３
０μｍ程度の幅になっており、また、ゲートバス配線１
０における一方の側縁部に設けられた一対の突出部１２
および１２は、２〜５μｍ程度の幅であって、両突出部
は３μｍの間隔があけられている。
１に示すように、透明なガラス板１上に、相互に直交す
るように配線された多数のゲートバス配線１０および多
数のソースバス配線２０とを有している。各ゲートバス
配線１０は走査線として機能し、各ソースバス配線２０
は信号線として機能する。各ゲートバス配線１０は、透
明な絶縁性のガラス基板１（図２参照）上にそれぞれ配
線されており、各ゲートバス配線１０は、その上方域に
て各ソースバス配線２０と相互に絶縁状態で交差してい
る（詳しくは後述する）。そして、両者の交差領域にお
いて、ゲートバス配線１０の各側縁からは、各ソースバ
ス配線２０の各側縁部に沿ってそれぞれ外方へ突出する
各一対の突出部１２が設けられている。各ゲートバス配
線１０およびソースバス配線２０は、それぞれ１０〜３
０μｍ程度の幅になっており、また、ゲートバス配線１
０における一方の側縁部に設けられた一対の突出部１２
および１２は、２〜５μｍ程度の幅であって、両突出部
は３μｍの間隔があけられている。
【００１３】各ゲートバス配線１０と各ソースバス配線
２０それぞれにより囲まれた領域内には、ＩＴＯ（Ｉｎ
ｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜からなる絵素電極４
０が設けられている。各絵素電極４０には、各絵素電極
４０へ電流を供給するためのスイッチング素子としてＴ
ＦＴ（薄膜トランジスタ）３０がそれぞれ接続されてい
る。各ＴＦＴ３０は、ゲートバス配線１０から分岐した
ゲート電極１１と、ソースバス配線２０から分岐したソ
ース電極３１と、絵素電極４０上に一端部が積層されて
電気的に接続されたドレイン電極３２とを有している。 ゲート電極１１は、ガラス基板１の上面に積層されたゲ
ートバス配線１０から分岐しており、従って、該ガラス
基板１０の上面に積層されている。ソースバス配線２０
から分岐したソース電極３１の先端部は、ゲート電極１
１の一方の側縁部の上方域に、該ゲート電極１１とは絶
縁状態で位置されている。また、絵素電極４０に一方の
端部が直接積層されたドレイン電極３２は、ゲート電極
１１の他方の側縁部の上方域に、該ゲート電極１１とは
絶縁状態で位置されている。ゲート電極１１とソース電
極３１およびドレイン電極３２との絶縁状態については
後述する。
２０それぞれにより囲まれた領域内には、ＩＴＯ（Ｉｎ
ｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜からなる絵素電極４
０が設けられている。各絵素電極４０には、各絵素電極
４０へ電流を供給するためのスイッチング素子としてＴ
ＦＴ（薄膜トランジスタ）３０がそれぞれ接続されてい
る。各ＴＦＴ３０は、ゲートバス配線１０から分岐した
ゲート電極１１と、ソースバス配線２０から分岐したソ
ース電極３１と、絵素電極４０上に一端部が積層されて
電気的に接続されたドレイン電極３２とを有している。 ゲート電極１１は、ガラス基板１の上面に積層されたゲ
ートバス配線１０から分岐しており、従って、該ガラス
基板１０の上面に積層されている。ソースバス配線２０
から分岐したソース電極３１の先端部は、ゲート電極１
１の一方の側縁部の上方域に、該ゲート電極１１とは絶
縁状態で位置されている。また、絵素電極４０に一方の
端部が直接積層されたドレイン電極３２は、ゲート電極
１１の他方の側縁部の上方域に、該ゲート電極１１とは
絶縁状態で位置されている。ゲート電極１１とソース電
極３１およびドレイン電極３２との絶縁状態については
後述する。
【００１４】ゲート電極１１の一方の側縁部からは、そ
の上方に位置されるソース電極３１の先端部の各側縁部
に沿って、一対の突出部１３が外方へ突出している。ま
た、ゲート電極１１の他方の側縁部からは、その上方に
位置されるドレイン電極３２の他方の端部の各側縁部に
沿って、一対の突出部１３が外方へ突出している。ゲー
ト電極１１、ソース電極３１、およびドレイン電極３２
それぞれの線幅は、１０〜３０μｍ程度であり、また、
ゲート電極１１の各側縁部から突出した各一対の突出部
１３のそれぞれの幅は２〜５μｍ程度、両突出部１３同
士の間隔は、例えば３μｍとなっている。
の上方に位置されるソース電極３１の先端部の各側縁部
に沿って、一対の突出部１３が外方へ突出している。ま
た、ゲート電極１１の他方の側縁部からは、その上方に
位置されるドレイン電極３２の他方の端部の各側縁部に
沿って、一対の突出部１３が外方へ突出している。ゲー
ト電極１１、ソース電極３１、およびドレイン電極３２
それぞれの線幅は、１０〜３０μｍ程度であり、また、
ゲート電極１１の各側縁部から突出した各一対の突出部
１３のそれぞれの幅は２〜５μｍ程度、両突出部１３同
士の間隔は、例えば３μｍとなっている。
【００１５】各ゲートバス配線１０の近傍には、各ゲー
トバス配線１０に平行に付加容量配線３７がそれぞれ設
けられている。各付加容量配線３７は、ゲートバス配線
１０から分岐したゲート電極１１の延出方向とは反対側
の側方に位置する絵素電極４０との間に位置しており、
該付加容量配線３７からはその絵素電極４０の側部と重
なるように、付加容量電極３５が設けられている。付加
容量配線３７は、ガラス基板１上に直接積層されており
、従って、付加容量電極３５もガラス基板１上に直接積
層された状態になっている。そして、絵素電極４０の側
部は、付加容量電極３５の上方に、絶縁状態で位置され
ており、相互に重なった状態の両電極４０および３５間
に付加容量が設けられる。付加容量配線３７の線幅は、
１０〜３０μｍ程度になっている。
トバス配線１０に平行に付加容量配線３７がそれぞれ設
けられている。各付加容量配線３７は、ゲートバス配線
１０から分岐したゲート電極１１の延出方向とは反対側
の側方に位置する絵素電極４０との間に位置しており、
該付加容量配線３７からはその絵素電極４０の側部と重
なるように、付加容量電極３５が設けられている。付加
容量配線３７は、ガラス基板１上に直接積層されており
、従って、付加容量電極３５もガラス基板１上に直接積
層された状態になっている。そして、絵素電極４０の側
部は、付加容量電極３５の上方に、絶縁状態で位置され
ており、相互に重なった状態の両電極４０および３５間
に付加容量が設けられる。付加容量配線３７の線幅は、
１０〜３０μｍ程度になっている。
【００１６】ガラス基板１の上面に積層される各付加容
量配線３７は、その上方域にて各ソースバス配線２０と
絶縁状態で交差しており、両者の交差部において、ゲー
トバス配線１０の各側縁部には、各ソースバス配線２０
の各側縁に沿ってそれぞれ外方へ突出する各一対の突出
部３８が設けられている。ゲートバス配線２０における
一方の側縁部に設けられた各一対の突出部３８および３
８は、例えば、３μｍの間隔があけられている。
量配線３７は、その上方域にて各ソースバス配線２０と
絶縁状態で交差しており、両者の交差部において、ゲー
トバス配線１０の各側縁部には、各ソースバス配線２０
の各側縁に沿ってそれぞれ外方へ突出する各一対の突出
部３８が設けられている。ゲートバス配線２０における
一方の側縁部に設けられた各一対の突出部３８および３
８は、例えば、３μｍの間隔があけられている。
【００１７】次に、本実施例のアクティブマトリクス基
板の断面構造を、図１のＡ−Ａ線およびＢ−Ｂ線におけ
る断面図である図２および図３に基づいて、工程順に説
明する。ガラス基板１上に単層のＴａ膜をスパッタリン
グ法で厚さ３５０ｎｍに形成して、ＴＦＴ３０のゲート
電極１１が設けられたゲートバス配線１０、および付加
容量電極３２が設けられた付加容量配線３７を、フォト
リソグラフィの手法によりパターニングして形成する。 この場合、前述のように、ゲートバス配線１０における
ソースバス配線２０との交差領域に相当する部分には、
前述のように、ゲートバス配線１０の各側縁からはソー
スバス配線２０の各側縁部に沿って突出するようにそれ
ぞれ一対の突出部１２および１２が形成される。また、
各ＴＦＴ３０のゲート電極１１部分におけるソース電極
３２およびドレイン電極３２との交差領域に相当する部
分には、ゲート電極１１の一方の側縁からソース電極３
１の各側縁部に沿って突出するように、一対の突出部１
３および１３がそれぞれ形成されるとともに、他方の側
縁からドレイン電極３２の各側縁部に沿って突出するよ
うに、一対の突出部１３および１３が形成される。さら
に、付加容量配線３７における各ソースバス配線２０と
の交差領域に相当する部分には、付加容量配線３７の各
側縁からは、ソースバス配線２０の各側縁部に沿って突
出するようにそれぞれ一対の突出部３８および３８が形
成される。
板の断面構造を、図１のＡ−Ａ線およびＢ−Ｂ線におけ
る断面図である図２および図３に基づいて、工程順に説
明する。ガラス基板１上に単層のＴａ膜をスパッタリン
グ法で厚さ３５０ｎｍに形成して、ＴＦＴ３０のゲート
電極１１が設けられたゲートバス配線１０、および付加
容量電極３２が設けられた付加容量配線３７を、フォト
リソグラフィの手法によりパターニングして形成する。 この場合、前述のように、ゲートバス配線１０における
ソースバス配線２０との交差領域に相当する部分には、
前述のように、ゲートバス配線１０の各側縁からはソー
スバス配線２０の各側縁部に沿って突出するようにそれ
ぞれ一対の突出部１２および１２が形成される。また、
各ＴＦＴ３０のゲート電極１１部分におけるソース電極
３２およびドレイン電極３２との交差領域に相当する部
分には、ゲート電極１１の一方の側縁からソース電極３
１の各側縁部に沿って突出するように、一対の突出部１
３および１３がそれぞれ形成されるとともに、他方の側
縁からドレイン電極３２の各側縁部に沿って突出するよ
うに、一対の突出部１３および１３が形成される。さら
に、付加容量配線３７における各ソースバス配線２０と
の交差領域に相当する部分には、付加容量配線３７の各
側縁からは、ソースバス配線２０の各側縁部に沿って突
出するようにそれぞれ一対の突出部３８および３８が形
成される。
【００１８】ゲート電極１１を有するゲートバス配線１
０および付加容量電極３５を有する付加容量配線３７は
、Ｔａに限らず、Ｔｉ、Ａｌ、Ｃｒ等の単層または多層
からなる導電体により形成してもよい。
０および付加容量電極３５を有する付加容量配線３７は
、Ｔａに限らず、Ｔｉ、Ａｌ、Ｃｒ等の単層または多層
からなる導電体により形成してもよい。
【００１９】次に、ゲートバス配線１０、ゲート電極１
１および付加容量配線３７を構成するＴａ膜を陽極酸化
して、厚さ３００ｎｍのＴａ２Ｏ５の陽極酸化膜１０ａ
をゲートバス配線１０、ゲート電極１１および付加容量
配線３７上に形成する。そして、この陽極酸化膜１０ａ
を覆うように、ガラス基板１全面に、プラズマＣＶＤ法
により、膜厚３５０ｎｍのＳｉＮＸ（窒化シリコン）の
ゲート絶縁膜５０を形成する。
１および付加容量配線３７を構成するＴａ膜を陽極酸化
して、厚さ３００ｎｍのＴａ２Ｏ５の陽極酸化膜１０ａ
をゲートバス配線１０、ゲート電極１１および付加容量
配線３７上に形成する。そして、この陽極酸化膜１０ａ
を覆うように、ガラス基板１全面に、プラズマＣＶＤ法
により、膜厚３５０ｎｍのＳｉＮＸ（窒化シリコン）の
ゲート絶縁膜５０を形成する。
【００２０】このゲート絶縁膜５０上には、真性半導体
非晶質シリコン（ａ−Ｓｉ（ｉ））により構成された半
導体層５２が全面にわたって厚さ１００ｎｍに積層され
、このａ−Ｓｉ（ｉ）半導体層５２上に、ＳｉＮｘ膜か
らなる半導体保護層５３が全面にわたって厚さ２００ｎ
ｍに積層される。そして、ゲートバス配線１０とソース
バス配線２０との交差領域、ＴＦＴ３０におけるゲート
電極１１上の領域、および付加容量電極３７とソースバ
ス配線２０との交差領域において、図４（ａ）に示すよ
うに、ＳｉＮｘ膜の半導体保護層５３が、ゲートバス配
線１０、ゲート電極１１、および付加容量電極３７の上
方域であるａ−Ｓｉ（ｉ）半導体層５２上に残るように
パターニングされる。
非晶質シリコン（ａ−Ｓｉ（ｉ））により構成された半
導体層５２が全面にわたって厚さ１００ｎｍに積層され
、このａ−Ｓｉ（ｉ）半導体層５２上に、ＳｉＮｘ膜か
らなる半導体保護層５３が全面にわたって厚さ２００ｎ
ｍに積層される。そして、ゲートバス配線１０とソース
バス配線２０との交差領域、ＴＦＴ３０におけるゲート
電極１１上の領域、および付加容量電極３７とソースバ
ス配線２０との交差領域において、図４（ａ）に示すよ
うに、ＳｉＮｘ膜の半導体保護層５３が、ゲートバス配
線１０、ゲート電極１１、および付加容量電極３７の上
方域であるａ−Ｓｉ（ｉ）半導体層５２上に残るように
パターニングされる。
【００２１】その後、図４（ｂ）に示すように、ｎ型半
導体非晶質シリコン（ａ−Ｓｉ（ｎ＋））により構成さ
れたコンタクト層６０がプラズマＣＶＤ法により、厚さ
５００ｎｍとなるように、ａ−Ｓｉ（ｉ）半導体層５２
およびＳｉＮｘ半導体保護層５３を覆うように全面にわ
たって積層されて、ゲートバス配線１０とソースバス配
線２０との交差領域、ＴＦＴ３０におけるゲート電極１
１上の領域、および付加容量電極３７とソースバス配線
２０との交差領域において、ａ−Ｓｉ（ｎ＋）コンタク
ト層６０およびａ−Ｓｉ（ｉ）半導体層５２が残るよう
に、コンタクト層６０および半導体層５２がエッチャン
トにより同時にエッチングされる（図４（ｂ）の２点鎖
線参照）。
導体非晶質シリコン（ａ−Ｓｉ（ｎ＋））により構成さ
れたコンタクト層６０がプラズマＣＶＤ法により、厚さ
５００ｎｍとなるように、ａ−Ｓｉ（ｉ）半導体層５２
およびＳｉＮｘ半導体保護層５３を覆うように全面にわ
たって積層されて、ゲートバス配線１０とソースバス配
線２０との交差領域、ＴＦＴ３０におけるゲート電極１
１上の領域、および付加容量電極３７とソースバス配線
２０との交差領域において、ａ−Ｓｉ（ｎ＋）コンタク
ト層６０およびａ−Ｓｉ（ｉ）半導体層５２が残るよう
に、コンタクト層６０および半導体層５２がエッチャン
トにより同時にエッチングされる（図４（ｂ）の２点鎖
線参照）。
【００２２】その後に、ソース電極３１を有するソース
バス配線２０、ドレイン電極３２それぞれを形成するた
めに、Ｔｉ金属膜がスパッタリング法にて厚さ３００ｎ
ｍに全面にわたって積層される。そして、ソース電極３
１が設けられたソースバス配線２０およびドレイン電極
２２の形状にエッチングによりパターニングされる。
バス配線２０、ドレイン電極３２それぞれを形成するた
めに、Ｔｉ金属膜がスパッタリング法にて厚さ３００ｎ
ｍに全面にわたって積層される。そして、ソース電極３
１が設けられたソースバス配線２０およびドレイン電極
２２の形状にエッチングによりパターニングされる。
【００２３】このとき、エッチャントがソースバス配線
２０の下側に浸透する。エッチャントは、下側ゲートバ
ス配線１０の各側縁部における段差に沿って浸透するが
、ゲートバス配線１０は、各側縁部から、ソースバス配
線２０の各側縁部に沿うように、各一対の突出部１２お
よび１２が突出されているために、エッチャントは、各
突出部１２の側縁部に沿っての浸透する。その結果、各
突出部１２におけるソースバス配線２０の幅方向に沿っ
て浸透するエッチャントは、各突出部１２の側縁部によ
りソースバス配線２０の長手方向へと浸透方向が変更さ
れる。このように、ソースバス配線２０の各側縁部から
それぞれ浸透するエッチャントは、ゲートバス配線１０
の各突出部１２により浸透方向が変更されるために、そ
れぞれのエッチャントの浸透がその部分にて停止される
。これにより、ソースバス配線２０はゲートバス配線１
０の交差領域におけるエッチャントによってのリフトオ
フが防止される。
２０の下側に浸透する。エッチャントは、下側ゲートバ
ス配線１０の各側縁部における段差に沿って浸透するが
、ゲートバス配線１０は、各側縁部から、ソースバス配
線２０の各側縁部に沿うように、各一対の突出部１２お
よび１２が突出されているために、エッチャントは、各
突出部１２の側縁部に沿っての浸透する。その結果、各
突出部１２におけるソースバス配線２０の幅方向に沿っ
て浸透するエッチャントは、各突出部１２の側縁部によ
りソースバス配線２０の長手方向へと浸透方向が変更さ
れる。このように、ソースバス配線２０の各側縁部から
それぞれ浸透するエッチャントは、ゲートバス配線１０
の各突出部１２により浸透方向が変更されるために、そ
れぞれのエッチャントの浸透がその部分にて停止される
。これにより、ソースバス配線２０はゲートバス配線１
０の交差領域におけるエッチャントによってのリフトオ
フが防止される。
【００２４】同様に、ゲート電極１１の各側縁から、該
ゲート電極１１の横断方向に突出する各一対の突出部１
３がそれぞれ設けられており、さらに、付加容量配線３
７にも、各側縁からその横断方向へ突出する各一対の突
出部３８がそれぞれ設けられているために、各突出部１
３上に積層されるソース電極３１およびドレイン電極３
２の横断方向へのエッチャントの浸透が防止され、また
、付加容量配線３７においてはソースバス配線２０の横
断方向へのエッチャントの浸透が防止される。しかも、
ゲートバス配線１０は、陽極酸化膜１０ａにより覆われ
ているために、その上面が平坦になっており、該陽極酸
化膜１０ａ上に積層されるソースバス配線２０等のエッ
チャントによるリフトオフが一層確実に抑制される。
ゲート電極１１の横断方向に突出する各一対の突出部１
３がそれぞれ設けられており、さらに、付加容量配線３
７にも、各側縁からその横断方向へ突出する各一対の突
出部３８がそれぞれ設けられているために、各突出部１
３上に積層されるソース電極３１およびドレイン電極３
２の横断方向へのエッチャントの浸透が防止され、また
、付加容量配線３７においてはソースバス配線２０の横
断方向へのエッチャントの浸透が防止される。しかも、
ゲートバス配線１０は、陽極酸化膜１０ａにより覆われ
ているために、その上面が平坦になっており、該陽極酸
化膜１０ａ上に積層されるソースバス配線２０等のエッ
チャントによるリフトオフが一層確実に抑制される。
【００２５】ＴＦＴ３０の形成領域では、図２に示すよ
うに、ａ−Ｓｉ（ｎ＋）コンタクト層６０が、半導体保
護層５３の中央部にて分離されるように、該半導体層５
３の中央部上に位置する部分が同時にエッチングされる
。これにより、半導体保護層５３の中央部を挟んで、ａ
−Ｓｉ（ｎ＋）により構成された一対のコンタクト層６
０および６０が形成される。このコンタクト層６０は、
半導体層５２（チャネル部）とソース電極３１およびド
レイン電極３２とのオーミックコンタクトを良好にする
。半導体保護層５３は、このときのエッチャントによる
エッチングからａ−Ｓｉ（ｉ）半導体層５２を保護する
。このようにして、ソースバス配線２０、ソース電極３
１およびドレイン電極３２が形成される。
うに、ａ−Ｓｉ（ｎ＋）コンタクト層６０が、半導体保
護層５３の中央部にて分離されるように、該半導体層５
３の中央部上に位置する部分が同時にエッチングされる
。これにより、半導体保護層５３の中央部を挟んで、ａ
−Ｓｉ（ｎ＋）により構成された一対のコンタクト層６
０および６０が形成される。このコンタクト層６０は、
半導体層５２（チャネル部）とソース電極３１およびド
レイン電極３２とのオーミックコンタクトを良好にする
。半導体保護層５３は、このときのエッチャントによる
エッチングからａ−Ｓｉ（ｉ）半導体層５２を保護する
。このようにして、ソースバス配線２０、ソース電極３
１およびドレイン電極３２が形成される。
【００２６】その後に、厚さ１００ｎｍのＩＴＯ膜をガ
ラス基板１の全面に積層して、各絵素電極４０の形状に
なるように、エッチングによりパターニングする。その
後に、各絵素電極４０を覆うように、全面にわたって保
護膜層７０および配向膜７１が積層され、本発明のアク
ティブマトリックス基板が形成される。なお、この保護
膜層７０は各絵素電極４０の中央部を開口させた状態に
形成することも可能である。
ラス基板１の全面に積層して、各絵素電極４０の形状に
なるように、エッチングによりパターニングする。その
後に、各絵素電極４０を覆うように、全面にわたって保
護膜層７０および配向膜７１が積層され、本発明のアク
ティブマトリックス基板が形成される。なお、この保護
膜層７０は各絵素電極４０の中央部を開口させた状態に
形成することも可能である。
【００２７】このようなアクティブマトリクス基板は、
対向基板と貼り合わせられて、両基板間に液晶を封入す
ることにより、アクティブマトリクス型液晶表示パネル
とされる。該対向基板にはＩＴＯ膜製の対向電極および
配向膜が積層される。
対向基板と貼り合わせられて、両基板間に液晶を封入す
ることにより、アクティブマトリクス型液晶表示パネル
とされる。該対向基板にはＩＴＯ膜製の対向電極および
配向膜が積層される。
【００２８】
【発明の効果】本発明のアクティブマトリクス基板は、
このように、相互に交差する第１配線上に第２配線をエ
ッチャントによるエッチングにて形成される際に、エッ
チャントの幅方向への浸透が第１配線に設けられた突出
部にて抑制されるために、第２配線が第１配線との交差
領域にてリフトオフにより断線することが確実に防止さ
れる。
このように、相互に交差する第１配線上に第２配線をエ
ッチャントによるエッチングにて形成される際に、エッ
チャントの幅方向への浸透が第１配線に設けられた突出
部にて抑制されるために、第２配線が第１配線との交差
領域にてリフトオフにより断線することが確実に防止さ
れる。
【図１】本発明のアクティブマトリクス基板の一例を示
す要部の平面概略図である。
す要部の平面概略図である。
【図２】図１のＡ−Ａ線における断面図である。
【図３】図１のＢ−Ｂ線における断面図である。
【図４】（ａ）および（ｂ）は、それぞれ、図１に示す
アクティブマトリクス基板の製造工程の一例を示す断面
図である。
アクティブマトリクス基板の製造工程の一例を示す断面
図である。
【図５】従来のアクティブマトリクス基板の要部の概略
平面図である。
平面図である。
【図６】図５に示すアクティブマトリクス基板の電気回
路図である。
路図である。
１ ガラス板
１０ ゲートバス配線
１１ ゲート電極
１２，１３，３８ 突出部
２０ ソースバス配線
３０ ＴＦＴ
３１ ソース電極
３２ ドレイン電極
４０ 絵素電極
Claims (1)
- 【請求項１】 透明基板上にマトリクス状に配置され
た絵素電極と、各絵素電極にそれぞれ電気的に接続され
てアクティブマトリクス方式により駆動される薄膜トラ
ンジスタと、を有するアクティブマトリクス基板であっ
て、透明基板上に設けられた第１の配線に対して、絶縁
層および保護層を介して第２の配線が直交状態で配置さ
れており、第１および第２の配線の交差領域において、
透明基板上の第１の配線の各側縁から、第２の配線の各
側縁部に沿って各一対の突出部が突出していることを特
徴とするアクティブマトリクス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3070088A JPH04304429A (ja) | 1991-04-02 | 1991-04-02 | アクティブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3070088A JPH04304429A (ja) | 1991-04-02 | 1991-04-02 | アクティブマトリクス基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04304429A true JPH04304429A (ja) | 1992-10-27 |
Family
ID=13421439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3070088A Withdrawn JPH04304429A (ja) | 1991-04-02 | 1991-04-02 | アクティブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04304429A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103176324A (zh) * | 2011-12-20 | 2013-06-26 | 株式会社日本显示器中部 | 液晶显示装置 |
| CN104460150A (zh) * | 2014-12-09 | 2015-03-25 | 深圳市华星光电技术有限公司 | 阵列基板、液晶显示面板及该阵列基板的制造方法 |
-
1991
- 1991-04-02 JP JP3070088A patent/JPH04304429A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103176324A (zh) * | 2011-12-20 | 2013-06-26 | 株式会社日本显示器中部 | 液晶显示装置 |
| JP2013130651A (ja) * | 2011-12-20 | 2013-07-04 | Japan Display Central Co Ltd | 液晶表示装置 |
| US8976309B2 (en) | 2011-12-20 | 2015-03-10 | Japan Display Inc. | Liquid crystal display device |
| US9229282B2 (en) | 2011-12-20 | 2016-01-05 | Japan Display Inc. | Liquid crystal display device |
| CN104460150A (zh) * | 2014-12-09 | 2015-03-25 | 深圳市华星光电技术有限公司 | 阵列基板、液晶显示面板及该阵列基板的制造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |