JPH04283492A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04283492A JPH04283492A JP3046427A JP4642791A JPH04283492A JP H04283492 A JPH04283492 A JP H04283492A JP 3046427 A JP3046427 A JP 3046427A JP 4642791 A JP4642791 A JP 4642791A JP H04283492 A JPH04283492 A JP H04283492A
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- 239000004065 semiconductor Substances 0.000 title claims description 58
- 238000000034 method Methods 0.000 claims description 3
- 230000004044 response Effects 0.000 claims description 3
- 230000002950 deficient Effects 0.000 abstract description 7
- 230000007547 defect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 24
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関し
、特に、バッテリーバックアップが可能なＣＭＯＳ構成
のＤＲＡＭとしての半導体記憶装置に関する。従来、Ｄ
ＲＡＭの歩留を向上させる冗長技術が一般に使用されて
いるが、この冗長技術を適用する場合でも、欠陥を有す
るビット線は回路から切り離される事なく存在する。そ
のため、例えば、ワード線とビット線が短絡（ショート
）していた場合等においては、スタンドバイ中に電流が
流れてスタンドバイパワーが増加することになっている
。そこで、スタンドバイパワーが小さくバッテリーバッ
クアップが可能な半導体記憶装置が要望されている。
、特に、バッテリーバックアップが可能なＣＭＯＳ構成
のＤＲＡＭとしての半導体記憶装置に関する。従来、Ｄ
ＲＡＭの歩留を向上させる冗長技術が一般に使用されて
いるが、この冗長技術を適用する場合でも、欠陥を有す
るビット線は回路から切り離される事なく存在する。そ
のため、例えば、ワード線とビット線が短絡（ショート
）していた場合等においては、スタンドバイ中に電流が
流れてスタンドバイパワーが増加することになっている
。そこで、スタンドバイパワーが小さくバッテリーバッ
クアップが可能な半導体記憶装置が要望されている。
【０００２】
【従来の技術】図１０は従来の半導体記憶装置の一例を
示す回路図である。同図に示されるように、従来の半導
体記憶装置は、複数のワード線ＷＬ１，ＷＬ２，複数対
のビット線ＢＬ１，＃ＢＬ１；ＢＬ２，＃ＢＬ２（ここ
で、＃ＢＬ１，＃ＢＬ２ はＢＬ１，ＢＬ２ の反転レ
ベルのビット線を示す），複数のメモリセルＭＣ， お
よび， 各ビット線対ＢＬ１，＃ＢＬ１；ＢＬ２，＃Ｂ
Ｌ２ に接続されたセンセアンプＳＡ１，ＳＡ２ を備
えている。ここで、各メモリセルＭＣは、それぞれ一対
のビット線の一方と各ワード線との間に設けられていて
、該メモリセルＭＣに記憶された内容に応じて生じる一
対のビット線間のレベル差をセンスアンプで検出するこ
とにより、該メモリセルＭＣに記憶された内容を読み出
すようになっている。また、書き込み動作も一般的な半
導体記憶装置と同様である。
示す回路図である。同図に示されるように、従来の半導
体記憶装置は、複数のワード線ＷＬ１，ＷＬ２，複数対
のビット線ＢＬ１，＃ＢＬ１；ＢＬ２，＃ＢＬ２（ここ
で、＃ＢＬ１，＃ＢＬ２ はＢＬ１，ＢＬ２ の反転レ
ベルのビット線を示す），複数のメモリセルＭＣ， お
よび， 各ビット線対ＢＬ１，＃ＢＬ１；ＢＬ２，＃Ｂ
Ｌ２ に接続されたセンセアンプＳＡ１，ＳＡ２ を備
えている。ここで、各メモリセルＭＣは、それぞれ一対
のビット線の一方と各ワード線との間に設けられていて
、該メモリセルＭＣに記憶された内容に応じて生じる一
対のビット線間のレベル差をセンスアンプで検出するこ
とにより、該メモリセルＭＣに記憶された内容を読み出
すようになっている。また、書き込み動作も一般的な半
導体記憶装置と同様である。
【０００３】一対のビット線（例えば、ビット線対ＢＬ
１，＃ＢＬ１） には、制御信号φ１ によって制御さ
れるＮ型ＭＩＳトランジスタＴｒ１０１，Ｔｒ１０２，
Ｔｒ１０５ が接続されている。 すなわち、トランジスタＴｒ１０１ およびＴｒ１０２
のドレインはそれぞれビット線ＢＬ１ および＃ＢＬ
１に接続され、トランジスタＴｒ１０１ およびＴｒ１
０２ のソースには基準電圧ＶＲ（１／２・Ｖｃｃ）が
供給され、そして、トランジスタＴｒ１０１ およびＴ
ｒ１０２ のゲートには制御信号φ１ が供給されてい
る。一方、トランジスタＴｒ１０５ のソースおよびド
レインはそれぞれビット線ＢＬ１ および＃ＢＬ１に接
続され、該トランジスタＴｒ１０５ のゲートには制御
信号φ１ が供給されている。 ここで、制御信号φ１ は、動作時以外（スタンドバイ
時）に高レベルとなる信号であり、この制御信号φ１
によって、スタンドバイ時に一対のビット線ＢＬ１ お
よび＃ＢＬ１に対して基準電圧ＶＲを印加すると共に、
これらビット線ＢＬ１ および＃ＢＬ１を短絡状態とし
て等電位にするようになっている。
１，＃ＢＬ１） には、制御信号φ１ によって制御さ
れるＮ型ＭＩＳトランジスタＴｒ１０１，Ｔｒ１０２，
Ｔｒ１０５ が接続されている。 すなわち、トランジスタＴｒ１０１ およびＴｒ１０２
のドレインはそれぞれビット線ＢＬ１ および＃ＢＬ
１に接続され、トランジスタＴｒ１０１ およびＴｒ１
０２ のソースには基準電圧ＶＲ（１／２・Ｖｃｃ）が
供給され、そして、トランジスタＴｒ１０１ およびＴ
ｒ１０２ のゲートには制御信号φ１ が供給されてい
る。一方、トランジスタＴｒ１０５ のソースおよびド
レインはそれぞれビット線ＢＬ１ および＃ＢＬ１に接
続され、該トランジスタＴｒ１０５ のゲートには制御
信号φ１ が供給されている。 ここで、制御信号φ１ は、動作時以外（スタンドバイ
時）に高レベルとなる信号であり、この制御信号φ１
によって、スタンドバイ時に一対のビット線ＢＬ１ お
よび＃ＢＬ１に対して基準電圧ＶＲを印加すると共に、
これらビット線ＢＬ１ および＃ＢＬ１を短絡状態とし
て等電位にするようになっている。
【０００４】センスアンプ（例えば、センスアンプＳＡ
１）は、Ｎ型ＭＩＳトランジスタＴｒ１０８，Ｔｒ１０
９ およびＰ型ＭＩＳトランジスタＴｒ１１０，Ｔｒ１
１１ で構成され、動作時には制御信号 ＃ＬＥおよび
ＬＥがゲートに印加されたＰ型ＭＩＳトランジスタＴｒ
１１３ およびＮ型ＭＩＳトランジスタＴｒ１１４ に
より、電源Ｖｃｃ とセンスアンプの高電位電源側ＳＰ
， および， 接地ＧＮＤ とセンスアンプの低電位電
源側ＮＰが接続されるようになっている。また、スタン
ドバイ時には、制御信号 ＃ＬＥおよびＬＥがゲートに
印加されたＮ型ＭＩＳトランジスタＴｒ１１２ および
Ｐ型ＭＩＳトランジスタＴｒ１１５ により、高電位電
源側ＳＰおよび低電位電源側ＮＰに対して基準電圧ＶＲ
が印加されるようになっている。
１）は、Ｎ型ＭＩＳトランジスタＴｒ１０８，Ｔｒ１０
９ およびＰ型ＭＩＳトランジスタＴｒ１１０，Ｔｒ１
１１ で構成され、動作時には制御信号 ＃ＬＥおよび
ＬＥがゲートに印加されたＰ型ＭＩＳトランジスタＴｒ
１１３ およびＮ型ＭＩＳトランジスタＴｒ１１４ に
より、電源Ｖｃｃ とセンスアンプの高電位電源側ＳＰ
， および， 接地ＧＮＤ とセンスアンプの低電位電
源側ＮＰが接続されるようになっている。また、スタン
ドバイ時には、制御信号 ＃ＬＥおよびＬＥがゲートに
印加されたＮ型ＭＩＳトランジスタＴｒ１１２ および
Ｐ型ＭＩＳトランジスタＴｒ１１５ により、高電位電
源側ＳＰおよび低電位電源側ＮＰに対して基準電圧ＶＲ
が印加されるようになっている。
【０００５】図１１は図１０の半導体記憶装置に使用す
る信号発生回路の一例を示す図であり、制御信号φ１
は、例えば、行アドレス・ストローブ＃ＲＡＳ信号を２
段のインバータ１１１，１１２ でそれぞれ反転するこ
とで生成され、また、基準電圧ＶＲは、例えば、基準電
圧発生器１１３ により電源電位（Ｖｃｃ） と接地電
位（ＧＮＤ： 零ボルト） の中間の電位 １／２・Ｖ
ｃｃ として生成される。
る信号発生回路の一例を示す図であり、制御信号φ１
は、例えば、行アドレス・ストローブ＃ＲＡＳ信号を２
段のインバータ１１１，１１２ でそれぞれ反転するこ
とで生成され、また、基準電圧ＶＲは、例えば、基準電
圧発生器１１３ により電源電位（Ｖｃｃ） と接地電
位（ＧＮＤ： 零ボルト） の中間の電位 １／２・Ｖ
ｃｃ として生成される。
【０００６】図１２は図１０の半導体記憶装置の動作を
説明するための波形図である。同図に示されるように、
行アドレス・ストローブ＃ＲＡＳ信号が低レベルになっ
て動作状態になると、制御信号φ１ も同様に低レベル
に変化し、さらに、制御信号＃ＬＥ が低レベルで制御
信号ＬＥが高レベルに変化する。そして、ワード線Ｗ１
が選択されて高レベルに変化すると、センスアンプＳＡ
１ が動作状態となり、例えば、メモリセルＭＣ０ の
内容に応じてビット線ＢＬ１ が高レベル， 且つ，
ビット線＃ＢＬ１が低レベルになる。
説明するための波形図である。同図に示されるように、
行アドレス・ストローブ＃ＲＡＳ信号が低レベルになっ
て動作状態になると、制御信号φ１ も同様に低レベル
に変化し、さらに、制御信号＃ＬＥ が低レベルで制御
信号ＬＥが高レベルに変化する。そして、ワード線Ｗ１
が選択されて高レベルに変化すると、センスアンプＳＡ
１ が動作状態となり、例えば、メモリセルＭＣ０ の
内容に応じてビット線ＢＬ１ が高レベル， 且つ，
ビット線＃ＢＬ１が低レベルになる。
【０００７】そして、行アドレス・ストローブ＃ＲＡＳ
信号が高レベルになって動作状態からスタンドバイ状態
になると、制御信号φ１ も高レベルに変化し、一対の
ビット線ＢＬ１ および＃ＢＬ１に対して基準電圧ＶＲ
が印加されると共に該ビット線ＢＬ１ および＃ＢＬ１
が接続されて等電位となる。ここで、スタンドバイ時に
は、制御信号＃ＬＥ，ＬＥも変化してセンスアンプＳＡ
１ の高電位電源側ＳＰおよび低電位電源側ＮＰも、共
に基準電圧ＶＲとなる。
信号が高レベルになって動作状態からスタンドバイ状態
になると、制御信号φ１ も高レベルに変化し、一対の
ビット線ＢＬ１ および＃ＢＬ１に対して基準電圧ＶＲ
が印加されると共に該ビット線ＢＬ１ および＃ＢＬ１
が接続されて等電位となる。ここで、スタンドバイ時に
は、制御信号＃ＬＥ，ＬＥも変化してセンスアンプＳＡ
１ の高電位電源側ＳＰおよび低電位電源側ＮＰも、共
に基準電圧ＶＲとなる。
【０００８】
【発明が解決しようとする課題】上述したように、図１
０に示す半導体記憶装置において、ビット線がワード線
や電源等とショート （ショート個所ＳＸ） している
場合、具体的に、例えば、ビット線ＢＬ１ がワード線
ＷＬ２ とショートしていると、該ビット線ＢＬ１ を
有するメモリ個所は欠陥個所として使用されずに他の冗
長回路を代わりに使用することになる。しかし、上記欠
陥個所は、冗長回路に置き換えられたとしても、そのま
ま回路と切り離されることなく存在するため、スタンド
バイ時において、基準電圧ＶＲに保持されているビット
線ＢＬ１，＃ＢＬ１， センスアンプＳＡ１ の低電位
電源側ＮＰ， および，高電位電源側ＳＰからワード線
ＷＬ２ に対して電流ｉ１，ｉ２，ｉ３が流れることに
なる。具体的に、例えば、トランジスタＴｒ１０１（Ｔ
ｒ１０２ およびＴｒ１０５）， ビット線ＢＬ１，シ
ョート個所ＳＸおよびワード線ＷＬ２ を介して電流ｉ
１が流れ、トランジスタＴｒ１１２，高電位電源側ＳＰ
， トランジスタＴｒ１１０，ビット線ＢＬ１，ショー
ト個所ＳＸおよびワード線ＷＬ２を介して電流ｉ２が流
れ、さらに、トランジスタＴｒ１１５，低電位電源側Ｎ
Ｐ， トランジスタＴｒ１０８，ビット線ＢＬ１，ショ
ート個所ＳＸおよびワード線ＷＬ２ を介して電流ｉ３
が流れることになっている。
０に示す半導体記憶装置において、ビット線がワード線
や電源等とショート （ショート個所ＳＸ） している
場合、具体的に、例えば、ビット線ＢＬ１ がワード線
ＷＬ２ とショートしていると、該ビット線ＢＬ１ を
有するメモリ個所は欠陥個所として使用されずに他の冗
長回路を代わりに使用することになる。しかし、上記欠
陥個所は、冗長回路に置き換えられたとしても、そのま
ま回路と切り離されることなく存在するため、スタンド
バイ時において、基準電圧ＶＲに保持されているビット
線ＢＬ１，＃ＢＬ１， センスアンプＳＡ１ の低電位
電源側ＮＰ， および，高電位電源側ＳＰからワード線
ＷＬ２ に対して電流ｉ１，ｉ２，ｉ３が流れることに
なる。具体的に、例えば、トランジスタＴｒ１０１（Ｔ
ｒ１０２ およびＴｒ１０５）， ビット線ＢＬ１，シ
ョート個所ＳＸおよびワード線ＷＬ２ を介して電流ｉ
１が流れ、トランジスタＴｒ１１２，高電位電源側ＳＰ
， トランジスタＴｒ１１０，ビット線ＢＬ１，ショー
ト個所ＳＸおよびワード線ＷＬ２を介して電流ｉ２が流
れ、さらに、トランジスタＴｒ１１５，低電位電源側Ｎ
Ｐ， トランジスタＴｒ１０８，ビット線ＢＬ１，ショ
ート個所ＳＸおよびワード線ＷＬ２ を介して電流ｉ３
が流れることになっている。
【０００９】その結果、バッテリーバックアップ時に最
も重要とされるスタンドバイ時における電流Ｉｃｃ２
（＃ＲＡＳ信号が高レベル時の電流）が増加することに
なる。一般に、バッテリーバックアップを可能とするた
めには、例えば、スタンドバイ電流Ｉｃｃ２を １００
μＡ〜２００ μＡ以下に抑える必要があるが、ビット
線がワード線や電源等とショートしている場合には、各
ショート部位で数百μＡ〜数ｍＡの電流が流れるために
、バッテリーバックアップを行うことができないことに
なる。すなわち、ビット線がワード線や電源等とショー
トしていると、半導体記憶装置としての動作は冗長回路
によって補償することができても、欠陥のあるビット線
は回路から切り離されることなく存在するために、スタ
ンドバイ時の消費電力が増大してバッテリーバックアッ
プを行うことができないという問題がある。
も重要とされるスタンドバイ時における電流Ｉｃｃ２
（＃ＲＡＳ信号が高レベル時の電流）が増加することに
なる。一般に、バッテリーバックアップを可能とするた
めには、例えば、スタンドバイ電流Ｉｃｃ２を １００
μＡ〜２００ μＡ以下に抑える必要があるが、ビット
線がワード線や電源等とショートしている場合には、各
ショート部位で数百μＡ〜数ｍＡの電流が流れるために
、バッテリーバックアップを行うことができないことに
なる。すなわち、ビット線がワード線や電源等とショー
トしていると、半導体記憶装置としての動作は冗長回路
によって補償することができても、欠陥のあるビット線
は回路から切り離されることなく存在するために、スタ
ンドバイ時の消費電力が増大してバッテリーバックアッ
プを行うことができないという問題がある。
【００１０】従来では、これらスタンドバイ時の消費電
力が大きい半導体記憶装置は、バッテリーバックアップ
を行うものとしては廃棄せざるを得ず、結果として歩留
りが低下してコストの上昇を来すことになっていた。本
発明は、上述した従来の半導体記憶装置が有する課題に
鑑み、スタンドバイ時において、欠陥を有するビット線
に大きな電流が流れないようにすることによって、スタ
ンドバイ時における消費電力を低減してバッテリーバッ
クアップを可能にすることを目的とする。
力が大きい半導体記憶装置は、バッテリーバックアップ
を行うものとしては廃棄せざるを得ず、結果として歩留
りが低下してコストの上昇を来すことになっていた。本
発明は、上述した従来の半導体記憶装置が有する課題に
鑑み、スタンドバイ時において、欠陥を有するビット線
に大きな電流が流れないようにすることによって、スタ
ンドバイ時における消費電力を低減してバッテリーバッ
クアップを可能にすることを目的とする。
【００１１】
【課題を解決するための手段】図１は本発明に係る半導
体記憶装置の原理を示すブロック図である。同図に示さ
れるように、本発明によれば、複数のワード線ＷＬと、
複数対のビット線ＢＬ，＃ＢＬと、該各ワード線ＷＬお
よび該各対のビット線ＢＬ，＃ＢＬに接続された複数の
メモリセルＭＣと、該各対のビット線ＢＬ，＃ＢＬに接
続されたメモリセルＭＣの内容を読み出すセンスアンプ
ＳＡとを有する半導体記憶装置であって、前記各ビット
線対ＢＬ，＃ＢＬと前記センスアンプＳＡとの間に設け
られたスイッチング素子によりスタンドバイ時には該各
ビット線対ＢＬ，＃ＢＬと該センスアンプＳＡとを遮断
するビット線遮断手段１と、スタンドバイ時に継続して
出力される第１の制御信号φ１ によって、前記各ビッ
ト線対を構成する２本のビット線ＢＬ，＃ＢＬを短絡す
るビット線短絡手段２と、動作終了時の直後において一
瞬だけ出力される第２の制御信号φ２ に応じて前記各
ビット線対を構成する２本のビット線ＢＬ，＃ＢＬに対
して基準電圧ＶＲを印加する基準電圧印加手段とを具備
することを特徴とする半導体記憶装置が提供される。
体記憶装置の原理を示すブロック図である。同図に示さ
れるように、本発明によれば、複数のワード線ＷＬと、
複数対のビット線ＢＬ，＃ＢＬと、該各ワード線ＷＬお
よび該各対のビット線ＢＬ，＃ＢＬに接続された複数の
メモリセルＭＣと、該各対のビット線ＢＬ，＃ＢＬに接
続されたメモリセルＭＣの内容を読み出すセンスアンプ
ＳＡとを有する半導体記憶装置であって、前記各ビット
線対ＢＬ，＃ＢＬと前記センスアンプＳＡとの間に設け
られたスイッチング素子によりスタンドバイ時には該各
ビット線対ＢＬ，＃ＢＬと該センスアンプＳＡとを遮断
するビット線遮断手段１と、スタンドバイ時に継続して
出力される第１の制御信号φ１ によって、前記各ビッ
ト線対を構成する２本のビット線ＢＬ，＃ＢＬを短絡す
るビット線短絡手段２と、動作終了時の直後において一
瞬だけ出力される第２の制御信号φ２ に応じて前記各
ビット線対を構成する２本のビット線ＢＬ，＃ＢＬに対
して基準電圧ＶＲを印加する基準電圧印加手段とを具備
することを特徴とする半導体記憶装置が提供される。
【００１２】
【作用】本発明の半導体装置の出力制御回路によれば、
ビット線遮断手段１で各ビット線対ＢＬ，＃ＢＬとセン
スアンプＳＡとの間に設けられたスイッチング素子によ
りスタンドバイ時には各ビット線対ＢＬ，＃ＢＬとセン
スアンプＳＡとが遮断される。さらに、ビット線短絡手
段２でスタンドバイ時に継続して出力される第１の制御
信号φ１ により各ビット線対を構成する２本のビット
線ＢＬ，＃ＢＬが短絡される。そして、基準電圧印加手
段により、動作終了時の直後において一瞬だけ出力され
る第２の制御信号φ２ に応じて各ビット線対を構成す
る２本のビット線ＢＬ，＃ＢＬに対して基準電圧ＶＲが
印加される。
ビット線遮断手段１で各ビット線対ＢＬ，＃ＢＬとセン
スアンプＳＡとの間に設けられたスイッチング素子によ
りスタンドバイ時には各ビット線対ＢＬ，＃ＢＬとセン
スアンプＳＡとが遮断される。さらに、ビット線短絡手
段２でスタンドバイ時に継続して出力される第１の制御
信号φ１ により各ビット線対を構成する２本のビット
線ＢＬ，＃ＢＬが短絡される。そして、基準電圧印加手
段により、動作終了時の直後において一瞬だけ出力され
る第２の制御信号φ２ に応じて各ビット線対を構成す
る２本のビット線ＢＬ，＃ＢＬに対して基準電圧ＶＲが
印加される。
【００１３】すなわち、欠陥を有するビット線に対して
は、ビット線遮断手段１によりスタンドバイ時にはセン
スアンプと遮断されるので、無駄な電流が流れることが
なくバッテリーバックアップを可能とする。また、使用
可能なビット線対に対しては、ビット線短絡手段２でス
タンドバイ時に該ビット線対が短絡されるので、両方の
ビット線における電位差が生じることがなく高速な動作
を行うことを可能とする。
は、ビット線遮断手段１によりスタンドバイ時にはセン
スアンプと遮断されるので、無駄な電流が流れることが
なくバッテリーバックアップを可能とする。また、使用
可能なビット線対に対しては、ビット線短絡手段２でス
タンドバイ時に該ビット線対が短絡されるので、両方の
ビット線における電位差が生じることがなく高速な動作
を行うことを可能とする。
【００１４】
【実施例】以下、図面を参照して本発明に係る半導体記
憶装置の実施例を説明する。図２は本発明の半導体記憶
装置の第１の実施例を示す回路図である。同図に示され
るように、本実施例の半導体記憶装置は、複数のワード
線ＷＬ１，ＷＬ２，複数対のビット線ＢＬ１，＃ＢＬ１
；ＢＬ２，＃ＢＬ２，複数のメモリセルＭＣ， および
， 各ビット線対ＢＬ１，＃ＢＬ１；ＢＬ２，＃ＢＬ２
に接続されたセンセアンプＳＡ１，ＳＡ２ を備えて
いる。ここで、各メモリセルＭＣは、それぞれ一対のビ
ット線の一方と各ワード線との間に設けられていて、該
メモリセルＭＣに記憶された内容に応じて生じる一対の
ビット線間のレベル差をセンスアンプで検出することに
より、該メモリセルＭＣに記憶された内容を読み出すよ
うになっている。また、基本的な書き込み動作も従来の
半導体記憶装置と同様である。
憶装置の実施例を説明する。図２は本発明の半導体記憶
装置の第１の実施例を示す回路図である。同図に示され
るように、本実施例の半導体記憶装置は、複数のワード
線ＷＬ１，ＷＬ２，複数対のビット線ＢＬ１，＃ＢＬ１
；ＢＬ２，＃ＢＬ２，複数のメモリセルＭＣ， および
， 各ビット線対ＢＬ１，＃ＢＬ１；ＢＬ２，＃ＢＬ２
に接続されたセンセアンプＳＡ１，ＳＡ２ を備えて
いる。ここで、各メモリセルＭＣは、それぞれ一対のビ
ット線の一方と各ワード線との間に設けられていて、該
メモリセルＭＣに記憶された内容に応じて生じる一対の
ビット線間のレベル差をセンスアンプで検出することに
より、該メモリセルＭＣに記憶された内容を読み出すよ
うになっている。また、基本的な書き込み動作も従来の
半導体記憶装置と同様である。
【００１５】一対のビット線（例えば、ビット線対ＢＬ
１，＃ＢＬ１） には、制御信号φ１ によって制御さ
れるＮ型ＭＩＳトランジスタＴｒ３，Ｔｒ４，Ｔｒ５
が接続され、さらに、制御信号φ２ によって制御され
るＮ型ＭＩＳトランジスタＴｒ１，Ｔｒ２ が接続され
ている。すなわち、トランジスタＴｒ３ およびＴｒ４
のドレインはそれぞれビット線ＢＬ１ および＃ＢＬ
１に接続され、トランジスタＴｒ３ およびＴｒ４ の
ソースには基準電圧ＶＲ（１／２・Ｖｃｃ）が供給され
、そして、トランジスタＴｒ３ およびＴｒ４ のゲー
トには制御信号φ１が供給されている。また、トランジ
スタＴｒ５ のソースおよびドレインはそれぞれビット
線ＢＬ１ および＃ＢＬ１に接続され、該トランジスタ
Ｔｒ５ のゲートには制御信号φ１ が供給されている
。さらに、トランジスタＴｒ１ およびＴｒ２ のドレ
インはそれぞれビット線ＢＬ１ および＃ＢＬ１に接続
され、トランジスタＴｒ１ およびＴｒ２ のソースに
は基準電圧ＶＲが供給され、そして、トランジスタＴｒ
１ およびＴｒ２ のゲートには制御信号φ２ が供給
されている。ここで、制御信号φ１ によって制御され
るＮ型ＭＩＳトランジスタＴｒ３，Ｔｒ４ は、正常な
ビット線のリーク分を補償するだけでよく、通過電流の
小さい小型のトランジスタ（ｇｍ 小：Ｌｏｎｇ ｃｈ
ａｎｎｅｌ） で構成されている。また、制御信号φ２
によって制御されるＮ型ＭＩＳトランジスタＴｒ１，
Ｔｒ２ は駆動能力の大きい大型の（通常の大きさの）
トランジスタで構成されている。
１，＃ＢＬ１） には、制御信号φ１ によって制御さ
れるＮ型ＭＩＳトランジスタＴｒ３，Ｔｒ４，Ｔｒ５
が接続され、さらに、制御信号φ２ によって制御され
るＮ型ＭＩＳトランジスタＴｒ１，Ｔｒ２ が接続され
ている。すなわち、トランジスタＴｒ３ およびＴｒ４
のドレインはそれぞれビット線ＢＬ１ および＃ＢＬ
１に接続され、トランジスタＴｒ３ およびＴｒ４ の
ソースには基準電圧ＶＲ（１／２・Ｖｃｃ）が供給され
、そして、トランジスタＴｒ３ およびＴｒ４ のゲー
トには制御信号φ１が供給されている。また、トランジ
スタＴｒ５ のソースおよびドレインはそれぞれビット
線ＢＬ１ および＃ＢＬ１に接続され、該トランジスタ
Ｔｒ５ のゲートには制御信号φ１ が供給されている
。さらに、トランジスタＴｒ１ およびＴｒ２ のドレ
インはそれぞれビット線ＢＬ１ および＃ＢＬ１に接続
され、トランジスタＴｒ１ およびＴｒ２ のソースに
は基準電圧ＶＲが供給され、そして、トランジスタＴｒ
１ およびＴｒ２ のゲートには制御信号φ２ が供給
されている。ここで、制御信号φ１ によって制御され
るＮ型ＭＩＳトランジスタＴｒ３，Ｔｒ４ は、正常な
ビット線のリーク分を補償するだけでよく、通過電流の
小さい小型のトランジスタ（ｇｍ 小：Ｌｏｎｇ ｃｈ
ａｎｎｅｌ） で構成されている。また、制御信号φ２
によって制御されるＮ型ＭＩＳトランジスタＴｒ１，
Ｔｒ２ は駆動能力の大きい大型の（通常の大きさの）
トランジスタで構成されている。
【００１６】制御信号φ１ は、動作時以外（スタンド
バイ時）に高レベルとなる信号であり、この制御信号φ
１ によって、スタンドバイ時に一対のビット線ＢＬ１
および＃ＢＬ１に対してトランジスタＴｒ３，Ｔｒ４
により基準電圧ＶＲを印加すると共に、これらビット
線ＢＬ１ および＃ＢＬ１をトランジスタＴｒ５ によ
り短絡状態として等電位にするようになっている。また
、制御信号φ２ は、動作終了時の直後（スタンドバイ
開始時）に一瞬高レベルとなる信号（ワンショットパル
ス信号）であり、この制御信号φ２ によって、動作終
了時の直後に一対のビット線ＢＬ１ および＃ＢＬ１に
対してトランジスタＴｒ１，Ｔｒ２ により基準電圧Ｖ
Ｒを印加するようになっている。
バイ時）に高レベルとなる信号であり、この制御信号φ
１ によって、スタンドバイ時に一対のビット線ＢＬ１
および＃ＢＬ１に対してトランジスタＴｒ３，Ｔｒ４
により基準電圧ＶＲを印加すると共に、これらビット
線ＢＬ１ および＃ＢＬ１をトランジスタＴｒ５ によ
り短絡状態として等電位にするようになっている。また
、制御信号φ２ は、動作終了時の直後（スタンドバイ
開始時）に一瞬高レベルとなる信号（ワンショットパル
ス信号）であり、この制御信号φ２ によって、動作終
了時の直後に一対のビット線ＢＬ１ および＃ＢＬ１に
対してトランジスタＴｒ１，Ｔｒ２ により基準電圧Ｖ
Ｒを印加するようになっている。
【００１７】以上において、制御信号φ１ によって制
御されるトランジスタＴｒ３，Ｔｒ４ は、駆動能力の
小さい（ｇｍ の小さい）小型のトランジスタで構成さ
れているため、ビット線がワード線や電源とショートし
ている場合でも、スタンドバイ時には僅かの電流しか流
れず、バッテリーバックアップが可能なようになってい
る。これらトランジスタＴｒ３，Ｔｒ４ は、正常なメ
モリ個所におけるビット線がスタンドバイ時において基
準電位を保持できるだけの電流を供給できれば十分であ
り、小型のトランジスタでよいことになる。また、制御
信号φ２ によって制御されるトランジスタＴｒ１，Ｔ
ｒ２ は、動作終了時の直後の一瞬においてビット線Ｂ
Ｌ１，＃ＢＬ１を基準電圧ＶＲにチャージアップする必
要があるため、該トランジスタＴｒ１，Ｔｒ２ は駆動
能力の大きいトランジスタで構成する必要がある。
御されるトランジスタＴｒ３，Ｔｒ４ は、駆動能力の
小さい（ｇｍ の小さい）小型のトランジスタで構成さ
れているため、ビット線がワード線や電源とショートし
ている場合でも、スタンドバイ時には僅かの電流しか流
れず、バッテリーバックアップが可能なようになってい
る。これらトランジスタＴｒ３，Ｔｒ４ は、正常なメ
モリ個所におけるビット線がスタンドバイ時において基
準電位を保持できるだけの電流を供給できれば十分であ
り、小型のトランジスタでよいことになる。また、制御
信号φ２ によって制御されるトランジスタＴｒ１，Ｔ
ｒ２ は、動作終了時の直後の一瞬においてビット線Ｂ
Ｌ１，＃ＢＬ１を基準電圧ＶＲにチャージアップする必
要があるため、該トランジスタＴｒ１，Ｔｒ２ は駆動
能力の大きいトランジスタで構成する必要がある。
【００１８】また、ビット線対ＢＬ１，＃ＢＬ１とセン
スアンプＳＡ１ との間には、制御信号ＢＴによってス
イッチングが制御されるトランジスタ（トランスファー
ゲート）Ｔｒ６およびＴｒ７ が設けられている。ここ
で、制御信号ＢＴは、動作時だけ高レベルとなる信号で
あり、動作時以外はビット線対ＢＬ１，＃ＢＬ１とセン
スアンプＳＡ１ とを遮断するようになっている。
スアンプＳＡ１ との間には、制御信号ＢＴによってス
イッチングが制御されるトランジスタ（トランスファー
ゲート）Ｔｒ６およびＴｒ７ が設けられている。ここ
で、制御信号ＢＴは、動作時だけ高レベルとなる信号で
あり、動作時以外はビット線対ＢＬ１，＃ＢＬ１とセン
スアンプＳＡ１ とを遮断するようになっている。
【００１９】尚、センスアンプ（例えば、センスアンプ
ＳＡ１）は、Ｎ型ＭＩＳトランジスタＴｒ８，Ｔｒ９
およびＰ型ＭＩＳトランジスタＴｒ１０，Ｔｒ１１ で
構成され、動作時には制御信号 ＃ＬＥおよびＬＥがゲ
ートに印加されたＰ型ＭＩＳトランジスタＴｒ１３およ
びＮ型ＭＩＳトランジスタＴｒ１４により、電源Ｖｃｃ
とセンスアンプの高電位電源側ＳＰ， および， 接
地ＧＮＤ とセンスアンプの低電位電源側ＮＰが接続さ
れるようになっている。また、スタンドバイ時には、制
御信号 ＃ＬＥおよびＬＥがゲートに印加されたＮ型Ｍ
ＩＳトランジスタＴｒ１２およびＰ型ＭＩＳトランジス
タＴｒ１５により、高電位電源側ＳＰおよび低電位電源
側ＮＰに対して基準電圧ＶＲが印加されるようになって
いる。
ＳＡ１）は、Ｎ型ＭＩＳトランジスタＴｒ８，Ｔｒ９
およびＰ型ＭＩＳトランジスタＴｒ１０，Ｔｒ１１ で
構成され、動作時には制御信号 ＃ＬＥおよびＬＥがゲ
ートに印加されたＰ型ＭＩＳトランジスタＴｒ１３およ
びＮ型ＭＩＳトランジスタＴｒ１４により、電源Ｖｃｃ
とセンスアンプの高電位電源側ＳＰ， および， 接
地ＧＮＤ とセンスアンプの低電位電源側ＮＰが接続さ
れるようになっている。また、スタンドバイ時には、制
御信号 ＃ＬＥおよびＬＥがゲートに印加されたＮ型Ｍ
ＩＳトランジスタＴｒ１２およびＰ型ＭＩＳトランジス
タＴｒ１５により、高電位電源側ＳＰおよび低電位電源
側ＮＰに対して基準電圧ＶＲが印加されるようになって
いる。
【００２０】図３は図２の半導体記憶装置に使用する信
号発生回路の一例を示す図である。同図に示されるよう
に、制御信号φ１ は、例えば、行アドレス・ストロー
ブ＃ＲＡＳ信号を２段のインバータ３１，３２ でそれ
ぞれ反転することで生成され、また、制御信号ＢＴは、
例えば、行アドレス・ストローブ＃ＲＡＳ信号を１段の
インバータ４０で反転することで生成されるようになっ
ている。さらに、制御信号φ２ は、例えば、一方の入
力に行アドレス・ストローブ＃ＲＡＳ信号が供給され、
他方の入力に該行アドレス・ストローブ＃ＲＡＳ信号を
５段のインバータ３３〜３７でそれぞれ反転された信号
が供給されたＮＡＮＤゲート３８の出力を、さらに、イ
ンバータ３９で反転することにより生成される。そして
、基準電圧ＶＲは、例えば、基準電圧発生器１１３ に
より電源電位（Ｖｃｃ） と接地電位（ＧＮＤ： 零ボ
ルト） の中間の電位 １／２・Ｖｃｃ として生成さ
れる。
号発生回路の一例を示す図である。同図に示されるよう
に、制御信号φ１ は、例えば、行アドレス・ストロー
ブ＃ＲＡＳ信号を２段のインバータ３１，３２ でそれ
ぞれ反転することで生成され、また、制御信号ＢＴは、
例えば、行アドレス・ストローブ＃ＲＡＳ信号を１段の
インバータ４０で反転することで生成されるようになっ
ている。さらに、制御信号φ２ は、例えば、一方の入
力に行アドレス・ストローブ＃ＲＡＳ信号が供給され、
他方の入力に該行アドレス・ストローブ＃ＲＡＳ信号を
５段のインバータ３３〜３７でそれぞれ反転された信号
が供給されたＮＡＮＤゲート３８の出力を、さらに、イ
ンバータ３９で反転することにより生成される。そして
、基準電圧ＶＲは、例えば、基準電圧発生器１１３ に
より電源電位（Ｖｃｃ） と接地電位（ＧＮＤ： 零ボ
ルト） の中間の電位 １／２・Ｖｃｃ として生成さ
れる。
【００２１】図４は図２の半導体記憶装置の動作を説明
するための波形図である。同図に示されるように、行ア
ドレス・ストローブ＃ＲＡＳ信号が低レベルになって動
作状態になると、制御信号φ１ も同様に低レベルに変
化する。これにより、トランジスタＴｒ３，Ｔｒ４，Ｔ
ｒ５ がカットオフして、ビット線ＢＬ１，＃ＢＬ１へ
の基準電圧ＶＲの供給が遮断されると共にビット線ＢＬ
１，＃ＢＬ１の短絡状態が解除される。さらに、制御信
号＃ＬＥは低レベルに変化し、また、制御信号ＬＥは高
レベルに変化する。これにより、トランジスタＴｒ１２
およびＴｒ１５がカットオフして高電位電源側ＳＰおよ
び低電位電源側ＮＰに対する基準電圧ＶＲの印加が停止
されると共に、トランジスタＴｒ１３およびＴｒ１４が
オン状態となって高電位電源側ＳＰは電源電位（Ｖｃｃ
） で低電位電源側ＮＰは接地電位（ＧＮＤ） となり
、センスアンプＳＡ１ が動作状態となる。
するための波形図である。同図に示されるように、行ア
ドレス・ストローブ＃ＲＡＳ信号が低レベルになって動
作状態になると、制御信号φ１ も同様に低レベルに変
化する。これにより、トランジスタＴｒ３，Ｔｒ４，Ｔ
ｒ５ がカットオフして、ビット線ＢＬ１，＃ＢＬ１へ
の基準電圧ＶＲの供給が遮断されると共にビット線ＢＬ
１，＃ＢＬ１の短絡状態が解除される。さらに、制御信
号＃ＬＥは低レベルに変化し、また、制御信号ＬＥは高
レベルに変化する。これにより、トランジスタＴｒ１２
およびＴｒ１５がカットオフして高電位電源側ＳＰおよ
び低電位電源側ＮＰに対する基準電圧ＶＲの印加が停止
されると共に、トランジスタＴｒ１３およびＴｒ１４が
オン状態となって高電位電源側ＳＰは電源電位（Ｖｃｃ
） で低電位電源側ＮＰは接地電位（ＧＮＤ） となり
、センスアンプＳＡ１ が動作状態となる。
【００２２】制御信号ＢＴは、行アドレス・ストローブ
＃ＲＡＳ信号が低レベルに変化するのに応じて高レベル
に変化し、動作状態において、センスアンプＳＡ１ と
ビット線ＢＬ１，＃ＢＬ１との接続を確保する。そして
、ワード線Ｗ１が選択されて高レベルに変化すると、例
えば、メモリセルＭＣ０ の内容に応じてビット線ＢＬ
１ が高レベル， 且つ， ビット線＃ＢＬ１が低レベ
ルとなり、そのレベルをセンスアンプＳＡ１ が検出す
ることになる。
＃ＲＡＳ信号が低レベルに変化するのに応じて高レベル
に変化し、動作状態において、センスアンプＳＡ１ と
ビット線ＢＬ１，＃ＢＬ１との接続を確保する。そして
、ワード線Ｗ１が選択されて高レベルに変化すると、例
えば、メモリセルＭＣ０ の内容に応じてビット線ＢＬ
１ が高レベル， 且つ， ビット線＃ＢＬ１が低レベ
ルとなり、そのレベルをセンスアンプＳＡ１ が検出す
ることになる。
【００２３】次に、行アドレス・ストローブ＃ＲＡＳ信
号が高レベルになって動作状態が終了してスタンドバイ
状態に変化すると、制御信号φ２ が一瞬高レベルとな
りトランジスタＴｒ１，Ｔｒ２ が一瞬オンする。この
オン状態のトランジスタＴｒ１，Ｔｒ２ により、ビッ
ト線ＢＬ１，＃ＢＬ１は基準電圧ＶＲにチャージアップ
される。ここで、トランジスタＴｒ１，Ｔｒ２ は、駆
動能力の大きい（通常の）トランジスタで構成されてい
るため、ワンショットパルス信号である制御信号φ２
による動作終了時の直後の一瞬においてもビット線ＢＬ
１，＃ＢＬ１を基準電圧ＶＲにチャージアップすること
ができる。そして、制御信号φ２ が低レベルに戻ると
トランジスタＴｒ１，Ｔｒ２ はカットオフし、以後の
スタンドバイ時には該トランジスタＴｒ１，Ｔｒ２ は
カットオフ状態を維持することになる。
号が高レベルになって動作状態が終了してスタンドバイ
状態に変化すると、制御信号φ２ が一瞬高レベルとな
りトランジスタＴｒ１，Ｔｒ２ が一瞬オンする。この
オン状態のトランジスタＴｒ１，Ｔｒ２ により、ビッ
ト線ＢＬ１，＃ＢＬ１は基準電圧ＶＲにチャージアップ
される。ここで、トランジスタＴｒ１，Ｔｒ２ は、駆
動能力の大きい（通常の）トランジスタで構成されてい
るため、ワンショットパルス信号である制御信号φ２
による動作終了時の直後の一瞬においてもビット線ＢＬ
１，＃ＢＬ１を基準電圧ＶＲにチャージアップすること
ができる。そして、制御信号φ２ が低レベルに戻ると
トランジスタＴｒ１，Ｔｒ２ はカットオフし、以後の
スタンドバイ時には該トランジスタＴｒ１，Ｔｒ２ は
カットオフ状態を維持することになる。
【００２４】一方、行アドレス・ストローブ＃ＲＡＳ信
号が高レベルになると、制御信号φ１ も同様に高レベ
ルに変化する。これにより、トランジスタＴｒ３，Ｔｒ
４，Ｔｒ５ がオンして、ビット線ＢＬ１，＃ＢＬ１へ
の基準電圧ＶＲの供給が行われると共にビット線ＢＬ１
，＃ＢＬ１が短絡される。また、制御信号＃ＬＥ は高
レベルに変化し、また、制御信号ＬＥは低レベルに変化
する。これにより、トランジスタＴｒ１２およびＴｒ１
５がオンして高電位電源側ＳＰおよび低電位電源側ＮＰ
に対して基準電圧ＶＲが印加される。さらに、制御信号
ＢＴは低レベルに変化して、センスアンプＳＡ１ とビ
ット線ＢＬ１，＃ＢＬ１とが遮断される。これにより、
たとえビット線がワード線や電源等とショート （ショ
ート個所ＳＸ） していたとしても、スタンドバイ状態
では、センスアンプとビット線とが遮断されるので、セ
ンスアンプ側からショート個所ＳＸを介して電流（図１
０における電流ｉ２，ｉ３）が流れることがない。また
、スタンドバイ時にビット線に対して基準電圧を印加す
るためのトランジスタ（Ｔｒ３，Ｔｒ４） は、駆動能
力の小さい小型のトランジスタ（ｇｍ の小さいｌｏｎ
ｇ ｃｈａｎｎｅｌトランジスタ）で構成されているた
め、ショート個所ＳＸを介して流れる電流（図１０にお
ける電流ｉ１） を小さな値に抑えることができる。そ
の結果、スタンドバイ時における消費電力を低減してバ
ッテリーバックアップを可能にすることができる。ここ
で、スタンドバイ時が長時間に渡ると、ビット線ＢＬ１
，＃ＢＬ１の電位は、ショート個所ＳＸを介して電流ｉ
が流れるために １／２・Ｖｃｃ よりも低くなるが、
トランジスタＴｒ５ によりビット線ＢＬ１ と＃ＢＬ
１とが短絡されているため、両ビット線ＢＬ１，＃ＢＬ
１における電位差は殆どなく、高速動作に対する影響も
少ないことになる。
号が高レベルになると、制御信号φ１ も同様に高レベ
ルに変化する。これにより、トランジスタＴｒ３，Ｔｒ
４，Ｔｒ５ がオンして、ビット線ＢＬ１，＃ＢＬ１へ
の基準電圧ＶＲの供給が行われると共にビット線ＢＬ１
，＃ＢＬ１が短絡される。また、制御信号＃ＬＥ は高
レベルに変化し、また、制御信号ＬＥは低レベルに変化
する。これにより、トランジスタＴｒ１２およびＴｒ１
５がオンして高電位電源側ＳＰおよび低電位電源側ＮＰ
に対して基準電圧ＶＲが印加される。さらに、制御信号
ＢＴは低レベルに変化して、センスアンプＳＡ１ とビ
ット線ＢＬ１，＃ＢＬ１とが遮断される。これにより、
たとえビット線がワード線や電源等とショート （ショ
ート個所ＳＸ） していたとしても、スタンドバイ状態
では、センスアンプとビット線とが遮断されるので、セ
ンスアンプ側からショート個所ＳＸを介して電流（図１
０における電流ｉ２，ｉ３）が流れることがない。また
、スタンドバイ時にビット線に対して基準電圧を印加す
るためのトランジスタ（Ｔｒ３，Ｔｒ４） は、駆動能
力の小さい小型のトランジスタ（ｇｍ の小さいｌｏｎ
ｇ ｃｈａｎｎｅｌトランジスタ）で構成されているた
め、ショート個所ＳＸを介して流れる電流（図１０にお
ける電流ｉ１） を小さな値に抑えることができる。そ
の結果、スタンドバイ時における消費電力を低減してバ
ッテリーバックアップを可能にすることができる。ここ
で、スタンドバイ時が長時間に渡ると、ビット線ＢＬ１
，＃ＢＬ１の電位は、ショート個所ＳＸを介して電流ｉ
が流れるために １／２・Ｖｃｃ よりも低くなるが、
トランジスタＴｒ５ によりビット線ＢＬ１ と＃ＢＬ
１とが短絡されているため、両ビット線ＢＬ１，＃ＢＬ
１における電位差は殆どなく、高速動作に対する影響も
少ないことになる。
【００２５】図５は図２に示す半導体記憶装置の変形例
を示す回路図である。同図に示されるように、本変形例
は、図２に示す半導体記憶装置から、制御信号φ１ に
よって制御される小ｇｍ のトランジスタＴｒ３，Ｔｒ
４ を取り除き、図２における制御信号φ２ として、
所定時間毎に高レベルとなる制御信号φ２’をトランジ
スタＴｒ１，Ｔｒ２ のゲートに供給するようにしたも
のである。また、他の構成および動作は図２の半導体記
憶装置と同様であるので、その説明は省略する。
を示す回路図である。同図に示されるように、本変形例
は、図２に示す半導体記憶装置から、制御信号φ１ に
よって制御される小ｇｍ のトランジスタＴｒ３，Ｔｒ
４ を取り除き、図２における制御信号φ２ として、
所定時間毎に高レベルとなる制御信号φ２’をトランジ
スタＴｒ１，Ｔｒ２ のゲートに供給するようにしたも
のである。また、他の構成および動作は図２の半導体記
憶装置と同様であるので、その説明は省略する。
【００２６】図６は図５の半導体記憶装置の動作を説明
するための波形図である。同図に示されるように、制御
信号φ２’は所定時間毎に高レベル（ワンショットパル
ス）が発生されるようになっているため、それに応じて
ビット線ＢＬ１，＃ＢＬ１は、所定時間毎にトランジス
タＴｒ１，Ｔｒ２ を介して基準電圧ＶＲにチャージア
ップされることになる。
するための波形図である。同図に示されるように、制御
信号φ２’は所定時間毎に高レベル（ワンショットパル
ス）が発生されるようになっているため、それに応じて
ビット線ＢＬ１，＃ＢＬ１は、所定時間毎にトランジス
タＴｒ１，Ｔｒ２ を介して基準電圧ＶＲにチャージア
ップされることになる。
【００２７】図７は本発明の半導体記憶装置の第２の実
施例を示す回路図である。同図から明らかなように、本
実施例では、制御信号ＢＴによってスイッチング制御さ
れるスイッチングトランジスタＴｒ６，Ｔｒ７ よりも
センスアンプ側に制御信号φ１ によって制御されるト
ランジスタＴｒ３０，Ｔｒ４０，Ｔｒ５０が設けられて
いる。すなわち、スイッチングトランジスタＴｒ６，Ｔ
ｒ７ により遮断されたビット線（ＢＬ１，＃ＢＬ１）
に接続されるセンスアンプＳＡ１ の両端ＬＳＡ１，＃
ＬＳＡ１に対して、基準電圧ＶＲを供給するためのトラ
ンジスタＴｒ３０，Ｔｒ４０ および該両端ＬＳＡ１，
＃ＬＳＡ１を短絡するためのトランジスタＴｒ５０が設
けられている。
施例を示す回路図である。同図から明らかなように、本
実施例では、制御信号ＢＴによってスイッチング制御さ
れるスイッチングトランジスタＴｒ６，Ｔｒ７ よりも
センスアンプ側に制御信号φ１ によって制御されるト
ランジスタＴｒ３０，Ｔｒ４０，Ｔｒ５０が設けられて
いる。すなわち、スイッチングトランジスタＴｒ６，Ｔ
ｒ７ により遮断されたビット線（ＢＬ１，＃ＢＬ１）
に接続されるセンスアンプＳＡ１ の両端ＬＳＡ１，＃
ＬＳＡ１に対して、基準電圧ＶＲを供給するためのトラ
ンジスタＴｒ３０，Ｔｒ４０ および該両端ＬＳＡ１，
＃ＬＳＡ１を短絡するためのトランジスタＴｒ５０が設
けられている。
【００２８】図８は図７の半導体記憶装置の動作を説明
するための波形図である。同図に示されるように、制御
信号ＢＴは所定時間毎に高レベル（ワンショットパルス
が発生） となるため、それに応じてビット線ＢＬ１，
＃ＢＬ１がセンスアンプＳＡ１ の両端ＬＳＡ１，＃Ｌ
ＳＡ１に接続され、所定時間毎にビット線ＢＬ１，＃Ｂ
Ｌ１を基準電圧ＶＲにチャージアップできるようになっ
ている。
するための波形図である。同図に示されるように、制御
信号ＢＴは所定時間毎に高レベル（ワンショットパルス
が発生） となるため、それに応じてビット線ＢＬ１，
＃ＢＬ１がセンスアンプＳＡ１ の両端ＬＳＡ１，＃Ｌ
ＳＡ１に接続され、所定時間毎にビット線ＢＬ１，＃Ｂ
Ｌ１を基準電圧ＶＲにチャージアップできるようになっ
ている。
【００２９】図９は本発明の半導体記憶装置の第３の実
施例を示す回路図である。同図に示されるように、本実
施例の半導体記憶装置は、高電位電源側ＳＰとセンスア
ンプＳＡ１ との間に制御信号＃ＢＴ’によって制御さ
れるＰ型ＭＩＳトランジスタＴｒ６０を設け、低電位電
源側ＮＰとセンスアンプＳＡ１ との間に制御信号ＢＴ
’ によって制御されるＮ型ＭＩＳトランジスタＴｒ７
０を設けるようにしたものである。これによって、スタ
ンドバイ時において印加される基準電圧ＶＲをセンスア
ンプＳＡ１（ビット線ＢＬ１，＃ＢＬ１） から切り離
すようにしたものである。これにより、図１０における
電流ｉ２，ｉ３を無くすことができる。尚、本実施例で
は、センスアンプ自体にショート等の欠陥がある場合に
もスタンドバイ時の消費電力を低減することが可能とな
る。
施例を示す回路図である。同図に示されるように、本実
施例の半導体記憶装置は、高電位電源側ＳＰとセンスア
ンプＳＡ１ との間に制御信号＃ＢＴ’によって制御さ
れるＰ型ＭＩＳトランジスタＴｒ６０を設け、低電位電
源側ＮＰとセンスアンプＳＡ１ との間に制御信号ＢＴ
’ によって制御されるＮ型ＭＩＳトランジスタＴｒ７
０を設けるようにしたものである。これによって、スタ
ンドバイ時において印加される基準電圧ＶＲをセンスア
ンプＳＡ１（ビット線ＢＬ１，＃ＢＬ１） から切り離
すようにしたものである。これにより、図１０における
電流ｉ２，ｉ３を無くすことができる。尚、本実施例で
は、センスアンプ自体にショート等の欠陥がある場合に
もスタンドバイ時の消費電力を低減することが可能とな
る。
【００３０】
【発明の効果】以上、詳述したように、本発明の半導体
装置の出力制御回路によれば、該半導体装置の出力をク
ロック信号によって予め高レベルおよび低レベルの間の
電位に設定しておくことによって、消費電力を増大する
ことなく、出力遷移時間を短縮して高速動作を行わせる
ことができる。
装置の出力制御回路によれば、該半導体装置の出力をク
ロック信号によって予め高レベルおよび低レベルの間の
電位に設定しておくことによって、消費電力を増大する
ことなく、出力遷移時間を短縮して高速動作を行わせる
ことができる。
【図１】本発明に係る半導体記憶装置の原理を示すブロ
ック図である。
ック図である。
【図２】本発明の半導体記憶装置の第１の実施例を示す
回路図である。
回路図である。
【図３】図２の半導体記憶装置に使用する信号発生回路
の一例を示す図である。
の一例を示す図である。
【図４】図２の半導体記憶装置の動作を説明するための
波形図である。
波形図である。
【図５】図２に示す半導体記憶装置の変形例を示す回路
図である。
図である。
【図６】図５の半導体記憶装置の動作を説明するための
波形図である。
波形図である。
【図７】本発明の半導体記憶装置の第２の実施例を示す
回路図である。
回路図である。
【図８】図７の半導体記憶装置の動作を説明するための
波形図である。
波形図である。
【図９】本発明の半導体記憶装置の第３の実施例を示す
回路図である。
回路図である。
【図１０】従来の半導体記憶装置の一例を示す回路図で
ある。
ある。
【図１１】図１０の半導体記憶装置に使用する信号発生
回路の一例を示す図である。
回路の一例を示す図である。
【図１２】図１０の半導体記憶装置の動作を説明するた
めの波形図である。
めの波形図である。
１…ビット線遮断手段
２…ビット線短絡手段
ＳＡ，ＳＡ１，ＳＡ２…センスアンプ
φ１，φ２，ＢＴ，ＬＥ，＃ＬＥ …制御信号ＢＬ，＃
ＢＬ；ＢＬ１，＃ＢＬ１；ＢＬ２，＃ＢＬ２…ビット線
ＷＬ，ＷＬ１，ＷＬ２…ワード線
ＢＬ；ＢＬ１，＃ＢＬ１；ＢＬ２，＃ＢＬ２…ビット線
ＷＬ，ＷＬ１，ＷＬ２…ワード線
Claims (7)
- 【請求項１】 複数のワード線（ＷＬ）と、複数対の
ビット線（ＢＬ，＃ＢＬ）と、該各ワード線および該各
対のビット線に接続された複数のメモリセル（ＭＣ）と
、該各対のビット線に接続されたメモリセルの内容を読
み出すセンスアンプ（ＳＡ）とを有する半導体記憶装置
であって、前記各ビット線対と前記センスアンプとの間
に設けられたスイッチング素子によりスタンドバイ時に
は該各ビット線対と該センスアンプとを遮断するビット
線遮断手段（１）と、スタンドバイ時に継続して出力さ
れる第１の制御信号 （φ１）によって、前記各ビット
線対を構成する２本のビット線を短絡するビット線短絡
手段（２） と、動作終了時の直後において一瞬だけ出
力される第２の制御信号 （φ２）に応じて前記各ビッ
ト線対を構成する２本のビット線に対して基準電圧（Ｖ
Ｒ）を印加する基準電圧印加手段とを具備することを特
徴とする半導体記憶装置。 - 【請求項２】 前記半導体記憶装置は、スタンドバイ
時において所定時間毎に出力される制御信号 （φ２’
） に応じて前記各ビット線対を構成する２本のビット
線に対して所定時間毎に基準電圧（ＶＲ）を印加する時
間毎基準電圧印加手段をさらに具備することを特徴とす
る請求項１の半導体記憶装置。 - 【請求項３】 前記半導体記憶装置は、動作終了時の
直後において一瞬だけ出力される第２の制御信号 （φ
２）に応じて前記各ビット線対を構成する２本のビット
線に対して基準電圧（ＶＲ）を印加する第１の基準電圧
印加手段と、前記第１の制御信号 （φ１）に応じて該
各ビット線対を構成する２本のビット線に対して該基準
電圧（ＶＲ）を印加する第２の基準電圧印加手段とをさ
らに具備し、前記第１の基準電圧印加手段を駆動能力の
大きい大型のトランジスタで構成すると共に、前記第２
の基準電圧印加手段を通過電流の小さい小型のトランジ
スタで構成するようにしたことを特徴とする請求項１の
半導体記憶装置。 - 【請求項４】 複数のワード線（ＷＬ）と、複数対の
ビット線（ＢＬ，＃ＢＬ）と、該各ワード線および該各
対のビット線に接続された複数のメモリセル（ＭＣ）と
、該各対のビット線に接続され当該ビット線対に接続さ
れたメモリセルの内容を読み出すセンスアンプ（ＳＡ）
とを有する半導体記憶装置であって、前記各ビット線対
と前記センスアンプとの間に設けたスイッチング素子に
よりスタンドバイ時には該各ビット線対と該センスアン
プとを遮断するビット線遮断手段（１） と、スタンド
バイ時に継続して出力される第１の制御信号 （φ１）
によって、前記各ビット線対を構成する２本のビット線
を短絡するビット線短絡手段（２） と、前記第１の制
御信号に応じて、前記ビット線遮断手段により遮断され
たビット線対に接続されるセンスアンプの両端を短絡す
ると共に基準電圧を印加するセンスアンプ端制御手段と
を具備することを特徴とする半導体記憶装置。 - 【請求項５】 前記スイッチング素子は、スタンドバ
イ時において所定時間毎に出力される制御信号 （ＢＴ
） に応じてスイッチオンとなり、前記各ビット線対を
構成する２本のビット線に対して所定時間毎に基準電圧
（ＶＲ）を印加するようになっていることを特徴とする
請求項４の半導体記憶装置。 - 【請求項６】 複数のワード線（ＷＬ）と、複数対の
ビット線（ＢＬ，＃ＢＬ）と、該各ワード線および該各
対のビット線に接続された複数のメモリセル（ＭＣ）と
、該各対のビット線に接続され当該ビット線対に接続さ
れたメモリセルの内容を読み出すセンスアンプ（ＳＡ）
とを有する半導体記憶装置であって、前記センスアンプ
と第１の電源との間に設けた第１のスイッチング素子，
および， 該センスアンプと第２の電源との間に設け
た第２のスイッチング素子によりスタンドバイ時には該
センスアンプと該第１および第２の電源とを遮断するセ
ンスアンプ電源遮断手段と、スタンドバイ時に継続して
出力される第１の制御信号 （φ１）によって、前記各
ビット線対を構成する２本のビット線を短絡するビット
線短絡手段（２） とを具備する半導体記憶装置。 - 【請求項７】 前記半導体記憶装置は、動作終了時の
直後において一瞬だけ出力される第２の制御信号 （φ
２）に応じて前記各ビット線対を構成する２本のビット
線に対して基準電圧（ＶＲ）を印加する基準電圧印加手
段をさらに具備することを特徴とする請求項６の半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3046427A JP3023929B2 (ja) | 1991-03-12 | 1991-03-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3046427A JP3023929B2 (ja) | 1991-03-12 | 1991-03-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04283492A true JPH04283492A (ja) | 1992-10-08 |
| JP3023929B2 JP3023929B2 (ja) | 2000-03-21 |
Family
ID=12746855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3046427A Expired - Fee Related JP3023929B2 (ja) | 1991-03-12 | 1991-03-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3023929B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6795358B2 (en) | 2002-06-24 | 2004-09-21 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2006228261A (ja) * | 2005-02-15 | 2006-08-31 | Micron Technology Inc | デジット線絶縁ゲートの負電圧駆動 |
-
1991
- 1991-03-12 JP JP3046427A patent/JP3023929B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6795358B2 (en) | 2002-06-24 | 2004-09-21 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US6977856B2 (en) | 2002-06-24 | 2005-12-20 | Hitachi, Ltd. | Semiconductor integrated circuit device operating at high speed and low power consumption |
| US7177215B2 (en) | 2002-06-24 | 2007-02-13 | Hitachi, Ltd. | Semiconductor memory device operating at high speed and low power consumption |
| JP2006228261A (ja) * | 2005-02-15 | 2006-08-31 | Micron Technology Inc | デジット線絶縁ゲートの負電圧駆動 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3023929B2 (ja) | 2000-03-21 |
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