JP3023929B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3023929B2 JP3023929B2 JP3046427A JP4642791A JP3023929B2 JP 3023929 B2 JP3023929 B2 JP 3023929B2 JP 3046427 A JP3046427 A JP 3046427A JP 4642791 A JP4642791 A JP 4642791A JP 3023929 B2 JP3023929 B2 JP 3023929B2
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- control signal
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Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、バッテリーバックアップが可能なCMOS構成の
DRAMとしての半導体記憶装置に関する。従来、DRAMの歩
留を向上させる冗長技術が一般に使用されているが、こ
の冗長技術を適用する場合でも、欠陥を有するビット線
は回路から切り離される事なく存在する。そのため、例
えば、ワード線とビット線が短絡（ショート）していた
場合等においては、スタンドバイ中に電流が流れてスタ
ンドバイパワーが増加することになっている。そこで、
スタンドバイパワーが小さくバッテリーバックアップが
可能な半導体記憶装置が要望されている。
し、特に、バッテリーバックアップが可能なCMOS構成の
DRAMとしての半導体記憶装置に関する。従来、DRAMの歩
留を向上させる冗長技術が一般に使用されているが、こ
の冗長技術を適用する場合でも、欠陥を有するビット線
は回路から切り離される事なく存在する。そのため、例
えば、ワード線とビット線が短絡（ショート）していた
場合等においては、スタンドバイ中に電流が流れてスタ
ンドバイパワーが増加することになっている。そこで、
スタンドバイパワーが小さくバッテリーバックアップが
可能な半導体記憶装置が要望されている。
【０００２】
【従来の技術】図10は従来の半導体記憶装置の一例を示
す回路図である。同図に示されるように、従来の半導体
記憶装置は、複数のワード線WL1,WL2,複数対のビット線
BL1,#BL1;BL2,#BL2(ここで、#BL1,#BL2 はBL1,BL2 の反
転レベルのビット線を示す),複数のメモリセルMC, およ
び, 各ビット線対BL1,#BL1;BL2,#BL2 に接続されたセン
セアンプSA1,SA2 を備えている。ここで、各メモリセル
MCは、それぞれ一対のビット線の一方と各ワード線との
間に設けられていて、該メモリセルMCに記憶された内容
に応じて生じる一対のビット線間のレベル差をセンスア
ンプで検出することにより、該メモリセルMCに記憶され
た内容を読み出すようになっている。また、書き込み動
作も一般的な半導体記憶装置と同様である。
す回路図である。同図に示されるように、従来の半導体
記憶装置は、複数のワード線WL1,WL2,複数対のビット線
BL1,#BL1;BL2,#BL2(ここで、#BL1,#BL2 はBL1,BL2 の反
転レベルのビット線を示す),複数のメモリセルMC, およ
び, 各ビット線対BL1,#BL1;BL2,#BL2 に接続されたセン
セアンプSA1,SA2 を備えている。ここで、各メモリセル
MCは、それぞれ一対のビット線の一方と各ワード線との
間に設けられていて、該メモリセルMCに記憶された内容
に応じて生じる一対のビット線間のレベル差をセンスア
ンプで検出することにより、該メモリセルMCに記憶され
た内容を読み出すようになっている。また、書き込み動
作も一般的な半導体記憶装置と同様である。
【０００３】一対のビット線（例えば、ビット線対BL1,
#BL1) には、制御信号φ1 によって制御されるＮ型ＭＩ
ＳトランジスタTr101,Tr102,Tr105 が接続されている。
すなわち、トランジスタTr101 およびTr102 のドレイン
はそれぞれビット線BL1 および#BL1に接続され、トラン
ジスタTr101 およびTr102 のソースには基準電圧VR(1/2
・Vcc)が供給され、そして、トランジスタTr101 および
Tr102 のゲートには制御信号φ1 が供給されている。一
方、トランジスタTr105 のソースおよびドレインはそれ
ぞれビット線BL1 および#BL1に接続され、該トランジス
タTr105 のゲートには制御信号φ1 が供給されている。
ここで、制御信号φ1 は、動作時以外（スタンドバイ
時）に高レベルとなる信号であり、この制御信号φ1 に
よって、スタンドバイ時に一対のビット線BL1 および#B
L1に対して基準電圧VRを印加すると共に、これらビット
線BL1 および#BL1を短絡状態として等電位にするように
なっている。
#BL1) には、制御信号φ1 によって制御されるＮ型ＭＩ
ＳトランジスタTr101,Tr102,Tr105 が接続されている。
すなわち、トランジスタTr101 およびTr102 のドレイン
はそれぞれビット線BL1 および#BL1に接続され、トラン
ジスタTr101 およびTr102 のソースには基準電圧VR(1/2
・Vcc)が供給され、そして、トランジスタTr101 および
Tr102 のゲートには制御信号φ1 が供給されている。一
方、トランジスタTr105 のソースおよびドレインはそれ
ぞれビット線BL1 および#BL1に接続され、該トランジス
タTr105 のゲートには制御信号φ1 が供給されている。
ここで、制御信号φ1 は、動作時以外（スタンドバイ
時）に高レベルとなる信号であり、この制御信号φ1 に
よって、スタンドバイ時に一対のビット線BL1 および#B
L1に対して基準電圧VRを印加すると共に、これらビット
線BL1 および#BL1を短絡状態として等電位にするように
なっている。
【０００４】センスアンプ（例えば、センスアンプSA1)
は、Ｎ型ＭＩＳトランジスタTr108,Tr109 およびＰ型Ｍ
ＩＳトランジスタTr110,Tr111 で構成され、動作時には
制御信号 #LEおよびLEがゲートに印加されたＰ型ＭＩＳ
トランジスタTr113 およびＮ型ＭＩＳトランジスタTr
114 により、電源Vcc とセンスアンプの高電位電源側S
P, および, 接地GND とセンスアンプの低電位電源側NP
が接続されるようになっている。また、スタンドバイ時
には、制御信号 #LEおよびLEがゲートに印加されたＮ型
ＭＩＳトランジスタTr112 およびＰ型ＭＩＳトランジス
タTr115 により、高電位電源側SPおよび低電位電源側NP
に対して基準電圧VRが印加されるようになっている。
は、Ｎ型ＭＩＳトランジスタTr108,Tr109 およびＰ型Ｍ
ＩＳトランジスタTr110,Tr111 で構成され、動作時には
制御信号 #LEおよびLEがゲートに印加されたＰ型ＭＩＳ
トランジスタTr113 およびＮ型ＭＩＳトランジスタTr
114 により、電源Vcc とセンスアンプの高電位電源側S
P, および, 接地GND とセンスアンプの低電位電源側NP
が接続されるようになっている。また、スタンドバイ時
には、制御信号 #LEおよびLEがゲートに印加されたＮ型
ＭＩＳトランジスタTr112 およびＰ型ＭＩＳトランジス
タTr115 により、高電位電源側SPおよび低電位電源側NP
に対して基準電圧VRが印加されるようになっている。
【０００５】図11は図10の半導体記憶装置に使用する信
号発生回路の一例を示す図であり、制御信号φ1 は、例
えば、行アドレス・ストローブ#RAS信号を２段のインバ
ータ111,112 でそれぞれ反転することで生成され、ま
た、基準電圧VRは、例えば、基準電圧発生器113 により
電源電位(Vcc) と接地電位(GND: 零ボルト) の中間の電
位 1/2・Vcc として生成される。
号発生回路の一例を示す図であり、制御信号φ1 は、例
えば、行アドレス・ストローブ#RAS信号を２段のインバ
ータ111,112 でそれぞれ反転することで生成され、ま
た、基準電圧VRは、例えば、基準電圧発生器113 により
電源電位(Vcc) と接地電位(GND: 零ボルト) の中間の電
位 1/2・Vcc として生成される。
【０００６】図12は図10の半導体記憶装置の動作を説明
するための波形図である。同図に示されるように、行ア
ドレス・ストローブ#RAS信号が低レベルになって動作状
態になると、制御信号φ1 も同様に低レベルに変化し、
さらに、制御信号#LE が低レベルで制御信号LEが高レベ
ルに変化する。そして、ワード線W1が選択されて高レベ
ルに変化すると、センスアンプSA1 が動作状態となり、
例えば、メモリセルMC 0 の内容に応じてビット線BL1 が
高レベル, 且つ, ビット線#BL1が低レベルになる。
するための波形図である。同図に示されるように、行ア
ドレス・ストローブ#RAS信号が低レベルになって動作状
態になると、制御信号φ1 も同様に低レベルに変化し、
さらに、制御信号#LE が低レベルで制御信号LEが高レベ
ルに変化する。そして、ワード線W1が選択されて高レベ
ルに変化すると、センスアンプSA1 が動作状態となり、
例えば、メモリセルMC 0 の内容に応じてビット線BL1 が
高レベル, 且つ, ビット線#BL1が低レベルになる。
【０００７】そして、行アドレス・ストローブ#RAS信号
が高レベルになって動作状態からスタンドバイ状態にな
ると、制御信号φ1 も高レベルに変化し、一対のビット
線BL1 および#BL1に対して基準電圧VRが印加されると共
に該ビット線BL1 および#BL1が接続されて等電位とな
る。ここで、スタンドバイ時には、制御信号#LE,LEも変
化してセンスアンプSA1 の高電位電源側SPおよび低電位
電源側NPも、共に基準電圧VRとなる。
が高レベルになって動作状態からスタンドバイ状態にな
ると、制御信号φ1 も高レベルに変化し、一対のビット
線BL1 および#BL1に対して基準電圧VRが印加されると共
に該ビット線BL1 および#BL1が接続されて等電位とな
る。ここで、スタンドバイ時には、制御信号#LE,LEも変
化してセンスアンプSA1 の高電位電源側SPおよび低電位
電源側NPも、共に基準電圧VRとなる。
【０００８】
【発明が解決しようとする課題】上述したように、図10
に示す半導体記憶装置において、ビット線がワード線や
電源等とショート (ショート個所SX) している場合、具
体的に、例えば、ビット線BL1 がワード線WL2 とショー
トしていると、該ビット線BL1 を有するメモリ個所は欠
陥個所として使用されずに他の冗長回路を代わりに使用
することになる。しかし、上記欠陥個所は、冗長回路に
置き換えられたとしても、そのまま回路と切り離される
ことなく存在するため、スタンドバイ時において、基準
電圧VRに保持されているビット線BL1,#BL1, センスアン
プSA1 の低電位電源側NP, および,高電位電源側SPから
ワード線WL2 に対して電流i1,i2,i3が流れることにな
る。具体的に、例えば、トランジスタTr101(Tr102 およ
びTr105), ビット線BL1,ショート個所SXおよびワード線
WL2 を介して電流i1が流れ、トランジスタTr112,高電位
電源側SP, トランジスタTr110,ビット線BL1,ショート個
所SXおよびワード線WL2を介して電流i2が流れ、さら
に、トランジスタTr115,低電位電源側NP, トランジスタ
Tr108,ビット線BL1,ショート個所SXおよびワード線WL2
を介して電流i3が流れることになっている。
に示す半導体記憶装置において、ビット線がワード線や
電源等とショート (ショート個所SX) している場合、具
体的に、例えば、ビット線BL1 がワード線WL2 とショー
トしていると、該ビット線BL1 を有するメモリ個所は欠
陥個所として使用されずに他の冗長回路を代わりに使用
することになる。しかし、上記欠陥個所は、冗長回路に
置き換えられたとしても、そのまま回路と切り離される
ことなく存在するため、スタンドバイ時において、基準
電圧VRに保持されているビット線BL1,#BL1, センスアン
プSA1 の低電位電源側NP, および,高電位電源側SPから
ワード線WL2 に対して電流i1,i2,i3が流れることにな
る。具体的に、例えば、トランジスタTr101(Tr102 およ
びTr105), ビット線BL1,ショート個所SXおよびワード線
WL2 を介して電流i1が流れ、トランジスタTr112,高電位
電源側SP, トランジスタTr110,ビット線BL1,ショート個
所SXおよびワード線WL2を介して電流i2が流れ、さら
に、トランジスタTr115,低電位電源側NP, トランジスタ
Tr108,ビット線BL1,ショート個所SXおよびワード線WL2
を介して電流i3が流れることになっている。
【０００９】その結果、バッテリーバックアップ時に最
も重要とされるスタンドバイ時における電流Icc2 (#RAS
信号が高レベル時の電流）が増加することになる。一般
に、バッテリーバックアップを可能とするためには、例
えば、スタンドバイ電流Icc2を 100μＡ〜200 μＡ以下
に抑える必要があるが、ビット線がワード線や電源等と
ショートしている場合には、各ショート部位で数百μＡ
〜数ｍＡの電流が流れるために、バッテリーバックアッ
プを行うことができないことになる。すなわち、ビット
線がワード線や電源等とショートしていると、半導体記
憶装置としての動作は冗長回路によって補償することが
できても、欠陥のあるビット線は回路から切り離される
ことなく存在するために、スタンドバイ時の消費電力が
増大してバッテリーバックアップを行うことができない
という問題がある。
も重要とされるスタンドバイ時における電流Icc2 (#RAS
信号が高レベル時の電流）が増加することになる。一般
に、バッテリーバックアップを可能とするためには、例
えば、スタンドバイ電流Icc2を 100μＡ〜200 μＡ以下
に抑える必要があるが、ビット線がワード線や電源等と
ショートしている場合には、各ショート部位で数百μＡ
〜数ｍＡの電流が流れるために、バッテリーバックアッ
プを行うことができないことになる。すなわち、ビット
線がワード線や電源等とショートしていると、半導体記
憶装置としての動作は冗長回路によって補償することが
できても、欠陥のあるビット線は回路から切り離される
ことなく存在するために、スタンドバイ時の消費電力が
増大してバッテリーバックアップを行うことができない
という問題がある。
【００１０】従来では、これらスタンドバイ時の消費電
力が大きい半導体記憶装置は、バッテリーバックアップ
を行うものとしては廃棄せざるを得ず、結果として歩留
りが低下してコストの上昇を来すことになっていた。本
発明は、上述した従来の半導体記憶装置が有する課題に
鑑み、スタンドバイ時において、欠陥を有するビット線
に大きな電流が流れないようにすることによって、スタ
ンドバイ時における消費電力を低減してバッテリーバッ
クアップを可能にすることを目的とする。
力が大きい半導体記憶装置は、バッテリーバックアップ
を行うものとしては廃棄せざるを得ず、結果として歩留
りが低下してコストの上昇を来すことになっていた。本
発明は、上述した従来の半導体記憶装置が有する課題に
鑑み、スタンドバイ時において、欠陥を有するビット線
に大きな電流が流れないようにすることによって、スタ
ンドバイ時における消費電力を低減してバッテリーバッ
クアップを可能にすることを目的とする。
【００１１】
【課題を解決するための手段】図１は本発明に係る半導
体記憶装置の原理を示すブロック図である。同図に示さ
れるように、本発明によれば、複数のワード線WLと、複
数対のビット線BL,#BLと、該各ワード線WLおよび該各対
のビット線BL,#BLに接続された複数のメモリセルMCと、
該各対のビット線BL,#BLに接続されたメモリセルMCの内
容を読み出すセンスアンプSAとを有する半導体記憶装置
であって、前記各ビット線対BL,#BLと前記センスアンプ
SAとの間に設けられたスイッチング素子によりスタンド
バイ時には該各ビット線対BL,#BLと該センスアンプSAと
を遮断するビット線遮断手段１と、スタンドバイ時に継
続して出力される第１の制御信号φ1 によって、前記各
ビット線対を構成する２本のビット線BL,#BLを短絡する
ビット線短絡手段２と、動作終了時の直後において一瞬
だけ出力される第２の制御信号φ2 に応じて前記各ビッ
ト線対を構成する２本のビット線BL,#BLに対して基準電
圧VRを印加する基準電圧印加手段とを具備することを特
徴とする半導体記憶装置が提供される。
体記憶装置の原理を示すブロック図である。同図に示さ
れるように、本発明によれば、複数のワード線WLと、複
数対のビット線BL,#BLと、該各ワード線WLおよび該各対
のビット線BL,#BLに接続された複数のメモリセルMCと、
該各対のビット線BL,#BLに接続されたメモリセルMCの内
容を読み出すセンスアンプSAとを有する半導体記憶装置
であって、前記各ビット線対BL,#BLと前記センスアンプ
SAとの間に設けられたスイッチング素子によりスタンド
バイ時には該各ビット線対BL,#BLと該センスアンプSAと
を遮断するビット線遮断手段１と、スタンドバイ時に継
続して出力される第１の制御信号φ1 によって、前記各
ビット線対を構成する２本のビット線BL,#BLを短絡する
ビット線短絡手段２と、動作終了時の直後において一瞬
だけ出力される第２の制御信号φ2 に応じて前記各ビッ
ト線対を構成する２本のビット線BL,#BLに対して基準電
圧VRを印加する基準電圧印加手段とを具備することを特
徴とする半導体記憶装置が提供される。
【００１２】
【作用】本発明の半導体装置の出力制御回路によれば、
ビット線遮断手段１で各ビット線対BL,#BLとセンスアン
プSAとの間に設けられたスイッチング素子によりスタン
ドバイ時には各ビット線対BL,#BLとセンスアンプSAとが
遮断される。さらに、ビット線短絡手段２でスタンドバ
イ時に継続して出力される第１の制御信号φ1 により各
ビット線対を構成する２本のビット線BL,#BLが短絡され
る。そして、基準電圧印加手段により、動作終了時の直
後において一瞬だけ出力される第２の制御信号φ2 に応
じて各ビット線対を構成する２本のビット線BL,#BLに対
して基準電圧VRが印加される。
ビット線遮断手段１で各ビット線対BL,#BLとセンスアン
プSAとの間に設けられたスイッチング素子によりスタン
ドバイ時には各ビット線対BL,#BLとセンスアンプSAとが
遮断される。さらに、ビット線短絡手段２でスタンドバ
イ時に継続して出力される第１の制御信号φ1 により各
ビット線対を構成する２本のビット線BL,#BLが短絡され
る。そして、基準電圧印加手段により、動作終了時の直
後において一瞬だけ出力される第２の制御信号φ2 に応
じて各ビット線対を構成する２本のビット線BL,#BLに対
して基準電圧VRが印加される。
【００１３】すなわち、欠陥を有するビット線に対して
は、ビット線遮断手段１によりスタンドバイ時にはセン
スアンプと遮断されるので、無駄な電流が流れることが
なくバッテリーバックアップを可能とする。また、使用
可能なビット線対に対しては、ビット線短絡手段２でス
タンドバイ時に該ビット線対が短絡されるので、両方の
ビット線における電位差が生じることがなく高速な動作
を行うことを可能とする。
は、ビット線遮断手段１によりスタンドバイ時にはセン
スアンプと遮断されるので、無駄な電流が流れることが
なくバッテリーバックアップを可能とする。また、使用
可能なビット線対に対しては、ビット線短絡手段２でス
タンドバイ時に該ビット線対が短絡されるので、両方の
ビット線における電位差が生じることがなく高速な動作
を行うことを可能とする。
【００１４】
【実施例】以下、図面を参照して本発明に係る半導体記
憶装置の実施例を説明する。図２は本発明の半導体記憶
装置の第１の実施例を示す回路図である。同図に示され
るように、本実施例の半導体記憶装置は、複数のワード
線WL1,WL2,複数対のビット線BL1,#BL1;BL2,#BL2,複数の
メモリセルMC, および, 各ビット線対BL1,#BL1;BL2,#BL
2 に接続されたセンセアンプSA1,SA2 を備えている。こ
こで、各メモリセルMCは、それぞれ一対のビット線の一
方と各ワード線との間に設けられていて、該メモリセル
MCに記憶された内容に応じて生じる一対のビット線間の
レベル差をセンスアンプで検出することにより、該メモ
リセルMCに記憶された内容を読み出すようになってい
る。また、基本的な書き込み動作も従来の半導体記憶装
置と同様である。
憶装置の実施例を説明する。図２は本発明の半導体記憶
装置の第１の実施例を示す回路図である。同図に示され
るように、本実施例の半導体記憶装置は、複数のワード
線WL1,WL2,複数対のビット線BL1,#BL1;BL2,#BL2,複数の
メモリセルMC, および, 各ビット線対BL1,#BL1;BL2,#BL
2 に接続されたセンセアンプSA1,SA2 を備えている。こ
こで、各メモリセルMCは、それぞれ一対のビット線の一
方と各ワード線との間に設けられていて、該メモリセル
MCに記憶された内容に応じて生じる一対のビット線間の
レベル差をセンスアンプで検出することにより、該メモ
リセルMCに記憶された内容を読み出すようになってい
る。また、基本的な書き込み動作も従来の半導体記憶装
置と同様である。
【００１５】一対のビット線（例えば、ビット線対BL1,
#BL1) には、制御信号φ1 によって制御されるＮ型ＭＩ
ＳトランジスタTr3,Tr4,Tr5 が接続され、さらに、制御
信号φ2 によって制御されるＮ型ＭＩＳトランジスタTr
1,Tr2 が接続されている。すなわち、トランジスタTr3
およびTr4 のドレインはそれぞれビット線BL1 および#B
L1に接続され、トランジスタTr3 およびTr4 のソースに
は基準電圧VR(1/2・Vcc)が供給され、そして、トランジ
スタTr3 およびTr4 のゲートには制御信号φ1が供給さ
れている。また、トランジスタTr5 のソースおよびドレ
インはそれぞれビット線BL1 および#BL1に接続され、該
トランジスタTr5 のゲートには制御信号φ1 が供給され
ている。さらに、トランジスタTr1 およびTr2 のドレイ
ンはそれぞれビット線BL1 および#BL1に接続され、トラ
ンジスタTr1 およびTr2 のソースには基準電圧VRが供給
され、そして、トランジスタTr1 およびTr2 のゲートに
は制御信号φ2 が供給されている。ここで、制御信号φ
1 によって制御されるＮ型ＭＩＳトランジスタTr3,Tr4
は、正常なビット線のリーク分を補償するだけでよく、
通過電流の小さい小型のトランジスタ（ｇm 小：Long c
hannel) で構成されている。また、制御信号φ2 によっ
て制御されるＮ型ＭＩＳトランジスタTr1,Tr 2 は駆動能
力の大きい大型の（通常の大きさの）トランジスタで構
成されている。
#BL1) には、制御信号φ1 によって制御されるＮ型ＭＩ
ＳトランジスタTr3,Tr4,Tr5 が接続され、さらに、制御
信号φ2 によって制御されるＮ型ＭＩＳトランジスタTr
1,Tr2 が接続されている。すなわち、トランジスタTr3
およびTr4 のドレインはそれぞれビット線BL1 および#B
L1に接続され、トランジスタTr3 およびTr4 のソースに
は基準電圧VR(1/2・Vcc)が供給され、そして、トランジ
スタTr3 およびTr4 のゲートには制御信号φ1が供給さ
れている。また、トランジスタTr5 のソースおよびドレ
インはそれぞれビット線BL1 および#BL1に接続され、該
トランジスタTr5 のゲートには制御信号φ1 が供給され
ている。さらに、トランジスタTr1 およびTr2 のドレイ
ンはそれぞれビット線BL1 および#BL1に接続され、トラ
ンジスタTr1 およびTr2 のソースには基準電圧VRが供給
され、そして、トランジスタTr1 およびTr2 のゲートに
は制御信号φ2 が供給されている。ここで、制御信号φ
1 によって制御されるＮ型ＭＩＳトランジスタTr3,Tr4
は、正常なビット線のリーク分を補償するだけでよく、
通過電流の小さい小型のトランジスタ（ｇm 小：Long c
hannel) で構成されている。また、制御信号φ2 によっ
て制御されるＮ型ＭＩＳトランジスタTr1,Tr 2 は駆動能
力の大きい大型の（通常の大きさの）トランジスタで構
成されている。
【００１６】制御信号φ1 は、動作時以外（スタンドバ
イ時）に高レベルとなる信号であり、この制御信号φ1
によって、スタンドバイ時に一対のビット線BL1 および
#BL1に対してトランジスタTr3,Tr4 により基準電圧VRを
印加すると共に、これらビット線BL1 および#BL1をトラ
ンジスタTr5 により短絡状態として等電位にするように
なっている。また、制御信号φ2 は、動作終了時の直後
（スタンドバイ開始時）に一瞬高レベルとなる信号（ワ
ンショットパルス信号）であり、この制御信号φ2 によ
って、動作終了時の直後に一対のビット線BL1 および#B
L1に対してトランジスタTr1,Tr2 により基準電圧VRを印
加するようになっている。
イ時）に高レベルとなる信号であり、この制御信号φ1
によって、スタンドバイ時に一対のビット線BL1 および
#BL1に対してトランジスタTr3,Tr4 により基準電圧VRを
印加すると共に、これらビット線BL1 および#BL1をトラ
ンジスタTr5 により短絡状態として等電位にするように
なっている。また、制御信号φ2 は、動作終了時の直後
（スタンドバイ開始時）に一瞬高レベルとなる信号（ワ
ンショットパルス信号）であり、この制御信号φ2 によ
って、動作終了時の直後に一対のビット線BL1 および#B
L1に対してトランジスタTr1,Tr2 により基準電圧VRを印
加するようになっている。
【００１７】以上において、制御信号φ1 によって制御
されるトランジスタTr3,Tr4 は、駆動能力の小さい（ｇ
m の小さい）小型のトランジスタで構成されているた
め、ビット線がワード線や電源とショートしている場合
でも、スタンドバイ時には僅かの電流しか流れず、バッ
テリーバックアップが可能なようになっている。これら
トランジスタTr3,Tr4 は、正常なメモリ個所におけるビ
ット線がスタンドバイ時において基準電位を保持できる
だけの電流を供給できれば十分であり、小型のトランジ
スタでよいことになる。また、制御信号φ2 によって制
御されるトランジスタTr1,Tr2 は、動作終了時の直後の
一瞬においてビット線BL1,#BL1を基準電圧VRにチャージ
アップする必要があるため、該トランジスタTr1,Tr2 は
駆動能力の大きいトランジスタで構成する必要がある。
されるトランジスタTr3,Tr4 は、駆動能力の小さい（ｇ
m の小さい）小型のトランジスタで構成されているた
め、ビット線がワード線や電源とショートしている場合
でも、スタンドバイ時には僅かの電流しか流れず、バッ
テリーバックアップが可能なようになっている。これら
トランジスタTr3,Tr4 は、正常なメモリ個所におけるビ
ット線がスタンドバイ時において基準電位を保持できる
だけの電流を供給できれば十分であり、小型のトランジ
スタでよいことになる。また、制御信号φ2 によって制
御されるトランジスタTr1,Tr2 は、動作終了時の直後の
一瞬においてビット線BL1,#BL1を基準電圧VRにチャージ
アップする必要があるため、該トランジスタTr1,Tr2 は
駆動能力の大きいトランジスタで構成する必要がある。
【００１８】また、ビット線対BL1,#BL1とセンスアンプ
SA1 との間には、制御信号BTによってスイッチングが制
御されるトランジスタ（トランスファーゲート)Tr6およ
びTr 7 が設けられている。ここで、制御信号BTは、動作
時だけ高レベルとなる信号であり、動作時以外はビット
線対BL1,#BL1とセンスアンプSA1 とを遮断するようにな
っている。
SA1 との間には、制御信号BTによってスイッチングが制
御されるトランジスタ（トランスファーゲート)Tr6およ
びTr 7 が設けられている。ここで、制御信号BTは、動作
時だけ高レベルとなる信号であり、動作時以外はビット
線対BL1,#BL1とセンスアンプSA1 とを遮断するようにな
っている。
【００１９】尚、センスアンプ（例えば、センスアンプ
SA1)は、Ｎ型ＭＩＳトランジスタTr 8,Tr9 およびＰ型Ｍ
ＩＳトランジスタTr10,Tr11 で構成され、動作時には制
御信号 #LEおよびLEがゲートに印加されたＰ型ＭＩＳト
ランジスタTr13およびＮ型ＭＩＳトランジスタTr14によ
り、電源Vcc とセンスアンプの高電位電源側SP, およ
び, 接地GND とセンスアンプの低電位電源側NPが接続さ
れるようになっている。また、スタンドバイ時には、制
御信号 #LEおよびLEがゲートに印加されたＮ型ＭＩＳト
ランジスタTr12およびＰ型ＭＩＳトランジスタTr15によ
り、高電位電源側SPおよび低電位電源側NPに対して基準
電圧VRが印加されるようになっている。
SA1)は、Ｎ型ＭＩＳトランジスタTr 8,Tr9 およびＰ型Ｍ
ＩＳトランジスタTr10,Tr11 で構成され、動作時には制
御信号 #LEおよびLEがゲートに印加されたＰ型ＭＩＳト
ランジスタTr13およびＮ型ＭＩＳトランジスタTr14によ
り、電源Vcc とセンスアンプの高電位電源側SP, およ
び, 接地GND とセンスアンプの低電位電源側NPが接続さ
れるようになっている。また、スタンドバイ時には、制
御信号 #LEおよびLEがゲートに印加されたＮ型ＭＩＳト
ランジスタTr12およびＰ型ＭＩＳトランジスタTr15によ
り、高電位電源側SPおよび低電位電源側NPに対して基準
電圧VRが印加されるようになっている。
【００２０】図３は図２の半導体記憶装置に使用する信
号発生回路の一例を示す図である。同図に示されるよう
に、制御信号φ1 は、例えば、行アドレス・ストローブ
#RAS信号を２段のインバータ31,32 でそれぞれ反転する
ことで生成され、また、制御信号BTは、例えば、行アド
レス・ストローブ#RAS信号を１段のインバータ40で反転
することで生成されるようになっている。さらに、制御
信号φ2 は、例えば、一方の入力に行アドレス・ストロ
ーブ#RAS信号が供給され、他方の入力に該行アドレス・
ストローブ#RAS信号を５段のインバータ33〜37でそれぞ
れ反転された信号が供給されたNANDゲート38の出力を、
さらに、インバータ39で反転することにより生成され
る。そして、基準電圧VRは、例えば、基準電圧発生器11
3 により電源電位(Vcc) と接地電位(GND: 零ボルト) の
中間の電位 1/2・Vcc として生成される。
号発生回路の一例を示す図である。同図に示されるよう
に、制御信号φ1 は、例えば、行アドレス・ストローブ
#RAS信号を２段のインバータ31,32 でそれぞれ反転する
ことで生成され、また、制御信号BTは、例えば、行アド
レス・ストローブ#RAS信号を１段のインバータ40で反転
することで生成されるようになっている。さらに、制御
信号φ2 は、例えば、一方の入力に行アドレス・ストロ
ーブ#RAS信号が供給され、他方の入力に該行アドレス・
ストローブ#RAS信号を５段のインバータ33〜37でそれぞ
れ反転された信号が供給されたNANDゲート38の出力を、
さらに、インバータ39で反転することにより生成され
る。そして、基準電圧VRは、例えば、基準電圧発生器11
3 により電源電位(Vcc) と接地電位(GND: 零ボルト) の
中間の電位 1/2・Vcc として生成される。
【００２１】図４は図２の半導体記憶装置の動作を説明
するための波形図である。同図に示されるように、行ア
ドレス・ストローブ#RAS信号が低レベルになって動作状
態になると、制御信号φ1 も同様に低レベルに変化す
る。これにより、トランジスタTr3,Tr4,Tr5 がカットオ
フして、ビット線BL1,#BL1への基準電圧VRの供給が遮断
されると共にビット線BL1,#BL1の短絡状態が解除され
る。さらに、制御信号#LEは低レベルに変化し、また、
制御信号LEは高レベルに変化する。これにより、トラン
ジスタTr12およびTr15がカットオフして高電位電源側SP
および低電位電源側NPに対する基準電圧VRの印加が停止
されると共に、トランジスタTr13およびTr14がオン状態
となって高電位電源側SPは電源電位(Vcc) で低電位電源
側NPは接地電位(GND) となり、センスアンプSA1 が動作
状態となる。
するための波形図である。同図に示されるように、行ア
ドレス・ストローブ#RAS信号が低レベルになって動作状
態になると、制御信号φ1 も同様に低レベルに変化す
る。これにより、トランジスタTr3,Tr4,Tr5 がカットオ
フして、ビット線BL1,#BL1への基準電圧VRの供給が遮断
されると共にビット線BL1,#BL1の短絡状態が解除され
る。さらに、制御信号#LEは低レベルに変化し、また、
制御信号LEは高レベルに変化する。これにより、トラン
ジスタTr12およびTr15がカットオフして高電位電源側SP
および低電位電源側NPに対する基準電圧VRの印加が停止
されると共に、トランジスタTr13およびTr14がオン状態
となって高電位電源側SPは電源電位(Vcc) で低電位電源
側NPは接地電位(GND) となり、センスアンプSA1 が動作
状態となる。
【００２２】制御信号BTは、行アドレス・ストローブ#R
AS信号が低レベルに変化するのに応じて高レベルに変化
し、動作状態において、センスアンプSA1 とビット線BL
1,#BL1との接続を確保する。そして、ワード線W1が選択
されて高レベルに変化すると、例えば、メモリセルMC0
の内容に応じてビット線BL1 が高レベル, 且つ, ビット
線#BL1が低レベルとなり、そのレベルをセンスアンプSA
1 が検出することになる。
AS信号が低レベルに変化するのに応じて高レベルに変化
し、動作状態において、センスアンプSA1 とビット線BL
1,#BL1との接続を確保する。そして、ワード線W1が選択
されて高レベルに変化すると、例えば、メモリセルMC0
の内容に応じてビット線BL1 が高レベル, 且つ, ビット
線#BL1が低レベルとなり、そのレベルをセンスアンプSA
1 が検出することになる。
【００２３】次に、行アドレス・ストローブ#RAS信号が
高レベルになって動作状態が終了してスタンドバイ状態
に変化すると、制御信号φ2 が一瞬高レベルとなりトラ
ンジスタTr1,Tr2 が一瞬オンする。このオン状態のトラ
ンジスタTr1,Tr2 により、ビット線BL1,#BL1は基準電圧
VRにチャージアップされる。ここで、トランジスタTr 1,
Tr2 は、駆動能力の大きい（通常の）トランジスタで構
成されているため、ワンショットパルス信号である制御
信号φ2 による動作終了時の直後の一瞬においてもビッ
ト線BL1,#BL1を基準電圧VRにチャージアップすることが
できる。そして、制御信号φ2 が低レベルに戻るとトラ
ンジスタTr1,Tr2 はカットオフし、以後のスタンドバイ
時には該トランジスタTr1,Tr2 はカットオフ状態を維持
することになる。
高レベルになって動作状態が終了してスタンドバイ状態
に変化すると、制御信号φ2 が一瞬高レベルとなりトラ
ンジスタTr1,Tr2 が一瞬オンする。このオン状態のトラ
ンジスタTr1,Tr2 により、ビット線BL1,#BL1は基準電圧
VRにチャージアップされる。ここで、トランジスタTr 1,
Tr2 は、駆動能力の大きい（通常の）トランジスタで構
成されているため、ワンショットパルス信号である制御
信号φ2 による動作終了時の直後の一瞬においてもビッ
ト線BL1,#BL1を基準電圧VRにチャージアップすることが
できる。そして、制御信号φ2 が低レベルに戻るとトラ
ンジスタTr1,Tr2 はカットオフし、以後のスタンドバイ
時には該トランジスタTr1,Tr2 はカットオフ状態を維持
することになる。
【００２４】一方、行アドレス・ストローブ#RAS信号が
高レベルになると、制御信号φ1 も同様に高レベルに変
化する。これにより、トランジスタTr3,Tr4,Tr5 がオン
して、ビット線BL1,#BL1への基準電圧VRの供給が行われ
ると共にビット線BL1,#BL1が短絡される。また、制御信
号#LE は高レベルに変化し、また、制御信号LEは低レベ
ルに変化する。これにより、トランジスタTr12およびTr
15がオンして高電位電源側SPおよび低電位電源側NPに対
して基準電圧VRが印加される。さらに、制御信号BTは低
レベルに変化して、センスアンプSA1 とビット線BL1,#B
L1とが遮断される。これにより、たとえビット線がワー
ド線や電源等とショート (ショート個所SX) していたと
しても、スタンドバイ状態では、センスアンプとビット
線とが遮断されるので、センスアンプ側からショート個
所SXを介して電流（図10における電流i2,i3)が流れるこ
とがない。また、スタンドバイ時にビット線に対して基
準電圧を印加するためのトランジスタ(Tr3,Tr4) は、駆
動能力の小さい小型のトランジスタ（ｇm の小さいlong
channelトランジスタ）で構成されているため、ショー
ト個所SXを介して流れる電流（図10における電流i1) を
小さな値に抑えることができる。その結果、スタンドバ
イ時における消費電力を低減してバッテリーバックアッ
プを可能にすることができる。ここで、スタンドバイ時
が長時間に渡ると、ビット線BL1,#BL1の電位は、ショー
ト個所SXを介して電流ｉが流れるために 1/2・Vcc より
も低くなるが、トランジスタTr5 によりビット線BL1 と
#BL1とが短絡されているため、両ビット線BL1,#BL1にお
ける電位差は殆どなく、高速動作に対する影響も少ない
ことになる。
高レベルになると、制御信号φ1 も同様に高レベルに変
化する。これにより、トランジスタTr3,Tr4,Tr5 がオン
して、ビット線BL1,#BL1への基準電圧VRの供給が行われ
ると共にビット線BL1,#BL1が短絡される。また、制御信
号#LE は高レベルに変化し、また、制御信号LEは低レベ
ルに変化する。これにより、トランジスタTr12およびTr
15がオンして高電位電源側SPおよび低電位電源側NPに対
して基準電圧VRが印加される。さらに、制御信号BTは低
レベルに変化して、センスアンプSA1 とビット線BL1,#B
L1とが遮断される。これにより、たとえビット線がワー
ド線や電源等とショート (ショート個所SX) していたと
しても、スタンドバイ状態では、センスアンプとビット
線とが遮断されるので、センスアンプ側からショート個
所SXを介して電流（図10における電流i2,i3)が流れるこ
とがない。また、スタンドバイ時にビット線に対して基
準電圧を印加するためのトランジスタ(Tr3,Tr4) は、駆
動能力の小さい小型のトランジスタ（ｇm の小さいlong
channelトランジスタ）で構成されているため、ショー
ト個所SXを介して流れる電流（図10における電流i1) を
小さな値に抑えることができる。その結果、スタンドバ
イ時における消費電力を低減してバッテリーバックアッ
プを可能にすることができる。ここで、スタンドバイ時
が長時間に渡ると、ビット線BL1,#BL1の電位は、ショー
ト個所SXを介して電流ｉが流れるために 1/2・Vcc より
も低くなるが、トランジスタTr5 によりビット線BL1 と
#BL1とが短絡されているため、両ビット線BL1,#BL1にお
ける電位差は殆どなく、高速動作に対する影響も少ない
ことになる。
【００２５】図５は図２に示す半導体記憶装置の変形例
を示す回路図である。同図に示されるように、本変形例
は、図２に示す半導体記憶装置から、制御信号φ1 によ
って制御される小ｇm のトランジスタTr3,Tr4 を取り除
き、図２における制御信号φ2 として、所定時間毎に高
レベルとなる制御信号φ2'をトランジスタTr1,Tr2 のゲ
ートに供給するようにしたものである。また、他の構成
および動作は図２の半導体記憶装置と同様であるので、
その説明は省略する。
を示す回路図である。同図に示されるように、本変形例
は、図２に示す半導体記憶装置から、制御信号φ1 によ
って制御される小ｇm のトランジスタTr3,Tr4 を取り除
き、図２における制御信号φ2 として、所定時間毎に高
レベルとなる制御信号φ2'をトランジスタTr1,Tr2 のゲ
ートに供給するようにしたものである。また、他の構成
および動作は図２の半導体記憶装置と同様であるので、
その説明は省略する。
【００２６】図６は図５の半導体記憶装置の動作を説明
するための波形図である。同図に示されるように、制御
信号φ2'は所定時間毎に高レベル（ワンショットパル
ス）が発生されるようになっているため、それに応じて
ビット線BL1,#BL1は、所定時間毎にトランジスタTr1,Tr
2 を介して基準電圧VRにチャージアップされることにな
る。
するための波形図である。同図に示されるように、制御
信号φ2'は所定時間毎に高レベル（ワンショットパル
ス）が発生されるようになっているため、それに応じて
ビット線BL1,#BL1は、所定時間毎にトランジスタTr1,Tr
2 を介して基準電圧VRにチャージアップされることにな
る。
【００２７】図７は本発明の半導体記憶装置の第２の実
施例を示す回路図である。同図から明らかなように、本
実施例では、制御信号BTによってスイッチング制御され
るスイッチングトランジスタTr6,Tr7 よりもセンスアン
プ側に制御信号φ1 によって制御されるトランジスタTr
30,Tr40,Tr50が設けられている。すなわち、スイッチン
グトランジスタTr6,Tr7 により遮断されたビット線(BL
1,#BL1)に接続されるセンスアンプSA1 の両端LSA1,#LSA
1に対して、基準電圧VRを供給するためのトランジスタT
r30,Tr40 および該両端LSA1,#LSA1を短絡するためのト
ランジスタTr50が設けられている。
施例を示す回路図である。同図から明らかなように、本
実施例では、制御信号BTによってスイッチング制御され
るスイッチングトランジスタTr6,Tr7 よりもセンスアン
プ側に制御信号φ1 によって制御されるトランジスタTr
30,Tr40,Tr50が設けられている。すなわち、スイッチン
グトランジスタTr6,Tr7 により遮断されたビット線(BL
1,#BL1)に接続されるセンスアンプSA1 の両端LSA1,#LSA
1に対して、基準電圧VRを供給するためのトランジスタT
r30,Tr40 および該両端LSA1,#LSA1を短絡するためのト
ランジスタTr50が設けられている。
【００２８】図８は図７の半導体記憶装置の動作を説明
するための波形図である。同図に示されるように、制御
信号BTは所定時間毎に高レベル（ワンショットパルスが
発生) となるため、それに応じてビット線BL1,#BL1がセ
ンスアンプSA1 の両端LSA1,#LSA1に接続され、所定時間
毎にビット線BL1,#BL1を基準電圧VRにチャージアップで
きるようになっている。
するための波形図である。同図に示されるように、制御
信号BTは所定時間毎に高レベル（ワンショットパルスが
発生) となるため、それに応じてビット線BL1,#BL1がセ
ンスアンプSA1 の両端LSA1,#LSA1に接続され、所定時間
毎にビット線BL1,#BL1を基準電圧VRにチャージアップで
きるようになっている。
【００２９】図９は本発明の半導体記憶装置の第３の実
施例を示す回路図である。同図に示されるように、本実
施例の半導体記憶装置は、高電位電源側SPとセンスアン
プSA1 との間に制御信号#BT'によって制御されるＰ型Ｍ
ＩＳトランジスタTr60を設け、低電位電源側NPとセンス
アンプSA1 との間に制御信号BT' によって制御されるＮ
型ＭＩＳトランジスタTr70を設けるようにしたものであ
る。これによって、スタンドバイ時において印加される
基準電圧VRをセンスアンプSA1(ビット線BL1,#BL1) から
切り離すようにしたものである。これにより、図10にお
ける電流i2,i3を無くすことができる。尚、本実施例で
は、センスアンプ自体にショート等の欠陥がある場合に
もスタンドバイ時の消費電力を低減することが可能とな
る。
施例を示す回路図である。同図に示されるように、本実
施例の半導体記憶装置は、高電位電源側SPとセンスアン
プSA1 との間に制御信号#BT'によって制御されるＰ型Ｍ
ＩＳトランジスタTr60を設け、低電位電源側NPとセンス
アンプSA1 との間に制御信号BT' によって制御されるＮ
型ＭＩＳトランジスタTr70を設けるようにしたものであ
る。これによって、スタンドバイ時において印加される
基準電圧VRをセンスアンプSA1(ビット線BL1,#BL1) から
切り離すようにしたものである。これにより、図10にお
ける電流i2,i3を無くすことができる。尚、本実施例で
は、センスアンプ自体にショート等の欠陥がある場合に
もスタンドバイ時の消費電力を低減することが可能とな
る。
【００３０】
【発明の効果】以上、詳述したように、本発明の半導体
装置の出力制御回路によれば、該半導体装置の出力をク
ロック信号によって予め高レベルおよび低レベルの間の
電位に設定しておくことによって、消費電力を増大する
ことなく、出力遷移時間を短縮して高速動作を行わせる
ことができる。
装置の出力制御回路によれば、該半導体装置の出力をク
ロック信号によって予め高レベルおよび低レベルの間の
電位に設定しておくことによって、消費電力を増大する
ことなく、出力遷移時間を短縮して高速動作を行わせる
ことができる。
【図１】本発明に係る半導体記憶装置の原理を示すブロ
ック図である。
ック図である。
【図２】本発明の半導体記憶装置の第１の実施例を示す
回路図である。
回路図である。
【図３】図２の半導体記憶装置に使用する信号発生回路
の一例を示す図である。
の一例を示す図である。
【図４】図２の半導体記憶装置の動作を説明するための
波形図である。
波形図である。
【図５】図２に示す半導体記憶装置の変形例を示す回路
図である。
図である。
【図６】図５の半導体記憶装置の動作を説明するための
波形図である。
波形図である。
【図７】本発明の半導体記憶装置の第２の実施例を示す
回路図である。
回路図である。
【図８】図７の半導体記憶装置の動作を説明するための
波形図である。
波形図である。
【図９】本発明の半導体記憶装置の第３の実施例を示す
回路図である。
回路図である。
【図１０】従来の半導体記憶装置の一例を示す回路図で
ある。
ある。
【図１１】図１０の半導体記憶装置に使用する信号発生
回路の一例を示す図である。
回路の一例を示す図である。
【図１２】図１０の半導体記憶装置の動作を説明するた
めの波形図である。
めの波形図である。
１…ビット線遮断手段 ２…ビット線短絡手段 SA,SA1,SA2…センスアンプ φ1,φ2,BT,LE,#LE …制御信号 BL,#BL;BL1,#BL1;BL2,#BL2…ビット線 WL,WL1,WL2…ワード線
Claims (5)
- 【請求項１】 複数のワード線と、複数対のビット線
と、該各ワード線および該各対のビット線に接続された
複数のメモリセルと、該各対のビット線に接続されたメ
モリセルの内容を読み出すセンスアンプとを有する半導
体記憶装置であって、 前記各ビット線対と前記センスアンプとの間に設けられ
たスイッチング素子によりスタンドバイ時には該各ビッ
ト線対と該センスアンプとを遮断するビット線遮断手段
と、 スタンドバイ時に継続して出力される第１の制御信号に
よって、前記各ビット線対を構成する２本のビット線を
短絡するビット線短絡手段と、 動作終了時の直後において一瞬だけ出力される第２の制
御信号に応じて前記各ビット線対を構成する２本のビッ
ト線に対して基準電圧を印加する基準電圧印加手段とを
具備することを特徴とする半導体記憶装置。 - 【請求項２】 前記半導体記憶装置は、スタンドバイ時
において所定時間毎に出力される制御信号に応じて前記
各ビット線対を構成する２本のビット線に対して所定時
間毎に基準電圧を印加する時間毎基準電圧印加手段をさ
らに具備することを特徴とする請求項１の半導体記憶装
置。 - 【請求項３】 前記半導体記憶装置は、動作終了時の直
後において一瞬だけ出力される第２の制御信号に応じて
前記各ビット線対を構成する２本のビット線に対して基
準電圧を印加する第１の基準電圧印加手段と、 前記第１の制御信号に応じて該各ビット線対を構成する
２本のビット線に対して該基準電圧を印加する第２の基
準電圧印加手段とをさらに具備し、前記第１の基準電圧
印加手段を駆動能力の大きい大型のトランジスタで構成
すると共に、前記第２の基準電圧印加手段を通過電流の
小さい小型のトランジスタで構成するようにしたことを
特徴とする請求項１の半導体記憶装置。 - 【請求項４】 複数のワード線と、複数対のビット線
と、該各ワード線および該各対のビット線に接続された
複数のメモリセルと、該各対のビット線に接続され当該
ビット線対に接続されたメモリセルの内容を読み出すセ
ンスアンプとを有する半導体記憶装置であって、 前記各ビット線対と前記センスアンプとの間に設けたス
イッチング素子によりスタンドバイ時には該各ビット線
対と該センスアンプとを遮断するビット線遮断手段と、 スタンドバイ時に継続して出力される第１の制御信号に
よって、前記各ビット線対を構成する２本のビット線を
短絡するビット線短絡手段と、 前記第１の制御信号に応じて、前記ビット線遮断手段に
より遮断されたビット線対に接続されるセンスアンプの
両端を短絡すると共に基準電圧を印加するセンスアンプ
端制御手段とを具備することを特徴とする半導体記憶装
置。 - 【請求項５】 前記スイッチング素子は、スタンドバイ
時において所定時間毎に出力される制御信号に応じてス
イッチオンとなり、前記各ビット線対を構成する２本の
ビット線に対して所定時間毎に基準電圧を印加するよう
になっていることを特徴とする請求項４の半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3046427A JP3023929B2 (ja) | 1991-03-12 | 1991-03-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3046427A JP3023929B2 (ja) | 1991-03-12 | 1991-03-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04283492A JPH04283492A (ja) | 1992-10-08 |
| JP3023929B2 true JP3023929B2 (ja) | 2000-03-21 |
Family
ID=12746855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3046427A Expired - Fee Related JP3023929B2 (ja) | 1991-03-12 | 1991-03-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3023929B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4462528B2 (ja) | 2002-06-24 | 2010-05-12 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP2006228261A (ja) * | 2005-02-15 | 2006-08-31 | Micron Technology Inc | デジット線絶縁ゲートの負電圧駆動 |
-
1991
- 1991-03-12 JP JP3046427A patent/JP3023929B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04283492A (ja) | 1992-10-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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