JPH04283489A - センスアンプ及び強誘電体メモリ方法 - Google Patents
センスアンプ及び強誘電体メモリ方法Info
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Abstract
め要約のデータは記録されません。
Description
メモリ装置に関するものであって、更に詳細には、強誘
電体メモリセルからなるアレイ内に格納されたデータを
読出すために使用されるセンスアンプに関するものであ
る。
ような殆どの従来の強誘電体メモリ装置は、各々が異な
った状態にある一対のセル102,104内に単一ビッ
トの情報を格納する。例えば、「1」ビットは、セル1
02の強誘電体コンデンサ130内に「アップ」分極を
格納し且つセル104の強誘電体コンデンサ133内に
「ダウン」分極を格納することによって表わすことが可
能である。一対のセル102−104は、ワードライン
106をイネーブルさせ、次いで駆動ライン108上に
パルスを送給することにより読取られる。ビットライン
112−114の端部に設けられたセンスアンプ即ち検
知増幅器110が、これら2つのビットライン上の電圧
間の差を検知し、且つ交差結合された増幅器118を使
用してその差を増幅しデータ出力信号を発生する。
納されているデータを破壊するので、データ再生回路1
20を使用して、そのデータをセル内に再度書込みを行
なう。より詳細には、読取り動作は、両方のセル102
−104を「0」状態とさせ、且つ対応するビットライ
ン112又は114上に高電圧(例えば、5V)信号を
印加し且つ駆動ライン108上に低電圧(例えば、0V
)を印加することにより、これらの2つのセルのうちの
一方に「1」状態を回復させる。
アドレス信号のうちの一部をワードライン選択信号へデ
コードするワードラインアドレスデコーダ122、及び
メモリ装置を動作するために必要とされる種々のクロッ
ク信号のタイミングを制御する制御回路124を有して
いる。
電体コンデンサ130とMOSアクセス制御トランジス
タ132とを有している。図2は、典型的な強誘電体コ
ンデンサに関連するヒステリシス曲線(分極と電界との
間の関係を示している)を図示している。当業者によっ
て理解される如く、このヒステリシス曲線は、「ソイヤ
−タワー(Sawyer−Tower)」回路を使用し
て発生される。例示的な目的のために、セルが「0」状
態にある場合に、強誘電体コンデンサの分極状態は点1
40に位置しており、且つ一方「1」状態にある場合に
は、その分極状態が図2における点142に位置してい
るものと定義する。
に印加されると、そのセルが「1」状態にある場合には
、その強誘電体コンデンサの分極は、ヒステリシス曲線
の右側を時計周りに上方へ、該パルスがそのピークにあ
る場合のピーク144へ向かって移動し、且つ、そのパ
ルスが終了すると、強誘電体コンデンサは点140へ向
かって移動する。そのセルが「0」状態にある場合には
、読取りパルスが印加されると、該コンデンサの分極状
態は、ピーク144へ向かって移動し、次いでパルスが
終了した後に点140へ向かって移動する。セルの強誘
電体コンデンサの分極状態における変化は、ビットライ
ンの寄生容量との容量分割により、セルのビットライン
上に電圧変化を発生させる。
る場合には、読取りパルスは、ΔP1(即ち、位置14
0と142との間の分極差)に比例した量だけ増加させ
るようにセルの出力電圧を発生させるべきである。セル
が「0」状態にある場合には、読取りパルスは、セルの
ビットライン電圧を全く変化させるべきではない。しか
しながら、強誘電体セルの実際の電圧特性は、図2に示
した「理想的な」ヒステリシス曲線とは異なっている。 強誘電体コンデンサが最初に点144から解放されると
、それは実際には経路146に従って点148へ移動し
、そこから、ある時間に亘って点140へ移動する。 その時間は、装置毎に異なり幾分予測不可能なものであ
るが、典型的には、100ナノ秒と1ミリ秒との間の値
である。
る強誘電体セルが読取られる場合には、それは、そのセ
ルの出力が迅速に読取られる場合には(例えば、セルが
パルス動作される10又は20ナノ秒の時間以内)、Δ
P0(即ち、位置148と140との間の分極差)に比
例する正味の電圧出力を発生する。このことは、図1に
示した従来のメモリ装置に対し、2つのビットラインの
間の信号差が予定されたものよりも小さいものとなると
いう問題を提供する。しかしながら、2つのセル102
−104が同一の装置特性を有するものと信用できる場
合には、この問題は顕著なものではない。
積回路上にセルが形成される場合であっても、強誘電体
セルの装置特性は著しく異なるものであることは周知で
ある。特に、セルのヒステリシス曲線の形状は時間と共
に変化し、且つセル内に格納されている時間に基づいて
幾分時間と共に変化する。従来の装置において使用され
る2つの相補的なセルは反対のデータを格納するので、
これら2つのセルは、異なった経時的変化を発生し、且
つそれらの装置特性は時間と共に益々異なったものとな
る。あるパーセントのセル対においては、一方のセルの
ΔP0に対応する電圧は他方のセルのΔP1(即ち、位
置148と142との間の分極差)に対応する電圧と等
しいか又は超えており、その際にセンスアンプをして格
納データを誤って読取らせることとなる。この問題は、
特に深刻である。なぜならば、それは、典型的に、例え
ば1年等のようなある期間の間そのメモリ装置を動作し
た後に表われるものであって、装置のテスト手順を使用
することによって回避することが困難なものだからであ
る。この問題は解決困難なものでもある。なぜならば、
それは、充分に高い発生率を有する統計的現象であり、
例えば、装置当たり数千個のビットを有する信頼性のあ
る高密度のメモリ装置を製造することを事実上不可能な
ものとしている(しかしながら、このようなセルを製造
するために使用される材料における将来の改良がこれら
の問題を緩和させる可能性はある)。要するに、例えば
、図1に示したような従来の強誘電体メモリ装置は、各
ビットのデータを格納するために使用される2つのセル
が異なった経時的変化を行ない且つ異なったヒステリシ
ス曲線を有しており、データの検知を信頼性のないもの
とする問題を有している。「0」状態にある1つのセル
による電圧出力が、実際に、「1」状態にある別のセル
による電圧出力を超える場合がある。更に、従来の装置
は、単一ビットのデータを格納するために2個のセルを
使用しており、そのことは空間効率が良いものではない
。
のデータ状態を検知するために自己基準電圧比較構成を
有する単一セルを使用し、且つ(2)ΔP0減衰問題の
影響を最小とさせるためにセルの読取りのために使用さ
れる信号のタイミングを制御することにより、二重セル
強誘電体メモリ装置に関連する問題を解消している。更
に、2つのセルではなく各ビットのデータに対して単一
のセルを使用することにより、メモリ密度が2倍改善さ
れている。
モリ装置は、各セルを2度読取りを行ない、各々の場合
に発生される出力電圧を別々にサンプリングする。最初
の読取りは破壊的な読取りであるので、2番目の読取り
動作は、常に、そのセルをその「0」状態において読取
る。次いで、2つのサンプルされた出力が比較され、且
つ最初の読取りが少なくともスレッシュホールドの量(
例えば、ΔP0に対応する電圧を超えて)だけ2番目の
より読取りを超える場合には、「1」出力値が発生され
る。そうでない場合には、「0」が出力値である。
ローブ動作とその出力のサンプリング動作との間の時間
遅延が、そのセルが読取られる2番目の場合よりもその
セルが読取られる最初の場合を一層長いものとすること
である。このように、セルが「0」ビットを格納してい
る場合には、最初の読取りは、それが遅延されなかった
場合におけるよりもより小さな出力電圧を発生し、その
ことは、「0」ビット値が適切にセンス即ち検知される
ことを確保することに貢献する。セルが「1」ビットを
格納している場合には、ΔP1に対応するビットライン
電圧は2番目の読取りからの基準電圧を超えるものであ
り、従って「1」ビットの読取りは、このタイミング方
法によって悪影響を受けることはない。
づいて、従来のメモリ装置においては「1」ビットの読
取りは問題であるが、本発明の自己基準型構成を使用す
ることにより、「1」ビットの読取りは非常に信頼性が
ある。
れた強誘電体メモリ装置200が示されている。このメ
モリ装置は、強誘電体メモリセル202からなるアレイ
を有しており、各セルは、基本的に、従来装置における
セル102と同一であるが、1ビットのデータを格納す
るために単に1個のセルが必要とされるに過ぎない点が
異なっている。ワードライン206をイネーブルさせる
ことによりメモリセル202がアクセスのために選択さ
れ、次いで、駆動ライン208上にパルス乃至はストロ
ーブ信号を送給することにより読取りが行なわれる。
212の端部にセンスアンプ即ち検知増幅器210が設
けられている。センスアンプ210は、第一及び第二サ
ンプル・ホールド回路220及び222を有しており、
その各々は、それ自身の入力制御トランジスタ224,
226及びそれ自身の出力ゲート用トランジスタ230
及び232を有している。これら2つのサンプル・ホー
ルド回路220−222からの出力は、ゲート用トラン
ジスタ230−232によって、交差結合された差動増
幅器238の入力端へ結合され、該差動増幅器はデータ
出力信号を発生する。セルアクセス動作間においてビッ
トラインを接地させるための別のトランジスタ228も
設けられている。
如く、セルからデータを読取りその際に破壊された後に
データを再びセル202内に書込むために使用されるデ
ータ再生回路240が設けられており、且つワードライ
ンアドレスデコーダ242は、入力されるアドレス信号
の一部をワードライン選択信号へデコードするために設
けられている。更に、制御回路244が設けられており
、それは、好適実施例のセンスアンプ210及びメモリ
アレイ200を動作するために必要とされる、本明細書
においては、DATA STROBE,S1,S2,
S3,TX CLK,SA CLK等の一連のタイ
ム信号を発生する。
プ210は、以下の如くにして、選択されたセル202
内に格納されているデータを検知する。最初に、アドレ
スデコーダ242が、ワードライン206のうちの1つ
の上にワードライン信号を発生し、その際に各ビットラ
イン212上において1つのメモリセルを選択する。正
向パルスである最初のDATA STROBEが駆動
ライン208上に印加される。これにより、ビットライ
ン212上に電圧信号が与えられ、それは、選択された
メモリセル202内に格納されているデータを表わして
いる。この電圧は、イネーブル信号S1によりサンプル
され、該イネーブル信号はトランジスタ224を閉じ且
つ第一サンプル・ホールド回路220をしてビットライ
ン上の電圧をサンプルし且つ保持させる。次いで、S3
が印加されて、ビットライン212を既知の電圧(好適
実施例においては接地電位)へ復帰させ、その際に該セ
ルの最初のパルス動作からの電荷を取除く。
Eを駆動ライン208上に印加する。これにより、基準
電圧信号がビットライン212上に与えられ、それは、
選択されたメモリセル202に関連する電圧を表わして
いる。この電圧は、イネーブル信号S2によってサンプ
ルされ、該信号は、トランジスタ226を閉じ且つ第二
サンプル・ホールド回路222をしてビットライン上の
電圧をサンプルし且つ保持させる。
ド回路220及び222内に格納された後に、TX
CLKがイネーブルされて、これらの電圧値を差動増幅
器238へ通過させる。TX CLKがイネーブルさ
れたすぐ後に、センス増幅器クロックをSA CLK
がイネーブルされ、それにより、該増幅器がライン25
0及び252上の電圧差を増幅し、選択されたセル内に
格納されていたデータを表わす出力信号を発生する。次
いで、増幅器238がその作業を終了した後にREGE
N CLKがイネーブルされ、データ再生回路240
をイネーブルして読取ったデータ値を選択したメモリセ
ル内に再度書込む。最後に、S3の2度目の印加が行な
われ、次のメモリアクセスサイクルの準備としてビット
ライン212を既知の電圧(好適実施例においては接地
電位)へ復帰させる。
して説明されるものであり、それは、ライン250上の
電圧(即ち、選択したメモリセルの最初のストローブ動
作により発生される電圧)がライン252上の電圧(即
ち、選択したメモリセルの2番目のストローブ動作によ
り発生される基準電圧)を少なくともスレッシュホール
ド値だけ超えている場合に、高電圧を発生する。より詳
細には、増幅器238は、「0」ビットを格納するセル
用のサンプル・ホールド回路220内に保持されている
電圧が誤って「1」ビットとして読取られることがない
ようにバイアスされている。当業者により理解される如
く、このようなバイアス即ち不均衡状態は、小さなバイ
アス用電圧、センスアンプの一側部における小型のコン
デンサ、又は増幅器の両側に異なった寸法のトランジス
タを使用することによる何れかによって発生させること
が可能である。この増幅器238の好適実施例を図7に
示してある。この回路における「バイアス用コンデンサ
」は、増幅器の基準側へ予め定めた量の電荷を付加し、
「0」が「1」として読取られることがないことを確保
するために所要のスレッシュホールドに近似させている
。
るセルが最初に読取られる場合に、第一サンプル・ホー
ルド回路220内にかなり大きな電圧(ΔP0を表わす
)が格納される場合があることを理解することが可能で
ある。メモリセルの2番目のストローブ動作は、典型的
に、セル内の強誘電体コンデンサの電圧がヒステリシス
曲線における点140へ復帰するかなり前に発生する。 従って、強誘電体コンデンサがヒステリシス曲線におけ
る位置148からどれ程迅速に復帰するかということ及
びセルをストローブし且つその出力をサンプルするため
に使用される種々の制御信号の相対的なタイミングに依
存して、セルの2番目のストローブ動作期間中に発生さ
れる基準電圧(ΔP0に対応)は、セルの最初のストロ
ーブ動作期間中に発生される電圧よりも小さいものであ
る場合がある。その結果、「0」ビットを読取る場合に
、これら2つの格納電圧の直接的でバイアスされていな
い電圧比較の場合には誤った動作を行なう蓋然性がかな
り強いものである。
に2つの技術を使用している。最初に、上述した如く、
増幅器238が「1」データ出力値を発生するように、
ビットラインの最初のサンプル動作からのライン250
上の電圧がライン252上の基準電圧よりも少なくとも
予め定めたマージンだけ超えるように増幅器238がバ
イアスされ即ち不均衡状態とされている。従って、「0
」ビットを格納するセル用のサンプル・ホールド回路2
20内に保持されている電圧は、誤って「1」ビットと
して読取られることはない。
」ビットを保持するセルの誤った読取りの可能性を更に
減少させるために、好適実施例においては2番目の技術
が使用されている。特に、最初のデータストローブ信号
とビットラインの最初のサンプリングとの間の経過時間
ΔT1は、2番目のデータストローブ信号とビットライ
ンの2番目のサンプル動作との間の経過時間ΔT2より
もかなり長くされている。図2のヒステリシス曲線を見
ると、ΔT2と相対的にΔT1を長くすることにより、
最初のサンプル及び保持に対する電圧(ΔP0を表わし
ている)が減少され、且つ2番目のサンプル及び保持に
対する電圧(ΔP0基準)が増加されることを理解する
ことが可能である。メモリ装置のアクセス時間を可及的
に高速なものとするために、ΔT2は、典型的には、可
及的に短いものとする。従って、ΔT1の選択は、高速
のアクセス時間とすることと「0」が「1」として読取
られることがないことを確保することとの間の妥協であ
る。
を表わしている。ΔT2と比較してΔT3を長くするこ
とにより、基準電圧は増加され、そのことは、2つのサ
ンプルされた電圧をエラーを発生することがない態様で
容易に比較することを可能とする。しかしながら、殆ど
の具体例においては、ビットラインの最初のサンプリン
グが行なわれるとすぐに2番目のデータストローブが発
生され、ΔT3はΔT1よりも僅かに長いものとするこ
とが予測される。
を設定する好適な態様は、10×ΔT2>ΔT1>2×
ΔT2(即ち、ΔT1が、好適には、ΔT2の2倍と1
0倍との間の長さである)とすることである。実際上、
特に高速アクセス時間に対する必要性から、ΔT1は、
大略、ΔT2の3倍と5倍の間の長さである。
取りサイクルは、セルを2つの上方へ向かうパルス(図
6におけるデータストローブ信号を参照)でストローブ
することを必要とする。図9(A)及び(B)を参照す
ると、別の実施例においては、強誘電体セルを、最初に
アップパルスでストローブし、次いでダウンパルスでス
トローブする。この別の実施例においては、上述したセ
ル及びその他の回路は不変であるが、以下に説明する如
くセンスアンプのみが多少変更されている。
場合には、2つのデータストローブパルスに対するセル
の反応は図9(A)に示した如くである。最初のパルス
は、セル内の強誘電体コンデンサの分極を発生させて位
置Aから位置Bへ移動させ、次いである時間に亘って位
置Aへ向かって減衰する。これは、電圧(C)−電圧(
A)に等しいビットライン上に小さな正の電圧を発生す
る。
初のパルスの後どれ程長い間待機するかに依存する)に
対応しており、図5のサンプル・ホールド回路220内
にサンプルされ且つ保持される。2番目のパルスは、セ
ル内の強誘電体コンデンサの分極を発生して、位置Cか
ら位置Dへ移動させ、ビットライン上に一層大きな負の
電圧(電圧(D)−電圧(C)に等しい)を発生し、そ
れはサンプル・ホールド回路222内に格納される。
合には、2つのデータストローブパルスに対するセルの
反応は図9(B)に示してある。最初のパルスは、セル
内の強誘電体コンデンサの分極を発生して、位置A′か
ら位置B′へ移動させ、次いで位置C′へ減衰させる。 これにより、ビットライン上に電圧(C′)−電圧(A
′)の正電圧を発生し、それは図5のサンプル・ホール
ド回路220内にサンプルされ且つ保持される。この2
番目のパルスはセル内の強誘電体コンデンサの分極を発
生し、位置C′から位置D′へ移動させ、ビットライン
上に負電圧(電圧(D′)−電圧(C′)に等しい)を
発生し、それはサンプル・ホールド回路222内に格納
される。
が、最初に、サンプル・ホールド回路220及び222
内に格納されている2つの電圧信号を加算し、次いでそ
の結果得られる電圧を小さな負の基準電圧と比較する。 結合したサンプル・ホールド信号が基準電圧よりも一層
負の電圧を発生する場合には、そのセルは「0」ビット
として読取られ、そうでない場合には、そのセルは「1
」ビットとして読取られる。注意すべきことであるが、
比較器238は、第一サンプル・ホールド回路220の
内容を第二サンプル・ホールド回路222の内容と比較
するものであるが、この実施例においては、その比較形
態は以下の如くである。即ち、「第一サンプル・ホール
ド回路220内の電圧の大きさは、第二サンプル・ホー
ルド回路222内の電圧の大きさよりも著しく小さいも
のであるか(即ち、それは、少なくとも予め定めたスレ
ッシュホールドの量だけ小さいか)?」というものであ
る。そうであれば、そのセルは、「0」を格納しており
、そうでない場合には、そのセルは「1」を格納してい
る。
「1」の何れの値を格納しているかということに拘らず
、各及び全ての読取りサイクルがヒステリシスループ全
体の周りを移行し、従ってメモリセルの一層一様な取扱
いとなるという利点を有している。更に、上述した時間
遅延ΔT1,ΔT2,ΔT3をより短くすることが可能
である。なぜならば、この別の実施例を使用した場合に
は、「0」と「1」の間を区別するのがより簡単だから
である。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに、種々の変形が可能であることは勿論であ
る。
からなる従来のアレイを示したブロック図。
ループ特性を示したグラフ図。
発生される出力電圧と理想的な強誘電体メモリセルを読
取る場合に発生される出力電圧とを比較した説明図。
ンスアンプを有する強誘電体メモリセルからなるアレイ
を示したブロック図。
ック図。
たタイミング線図。
幅器の好適実施例を示した概略図。
チャート図。
関連するヒステリシスループを示した各グラフ図。
路224,226 入力制御トランジスタ230,2
32 出力ゲート用トランジスタ238 交差結合
型差動増幅器 240 データ再生回路 242 ワードラインアドレスデコーダ244 制
御回路
Claims (11)
- 【請求項1】 強誘電体ランダムアクセスメモリにお
いて、少なくとも1列の強誘電体メモリセルが設けられ
ており、各列のメモリセルは個別的なビットラインへ結
合されており、各メモリセルは前記列内の唯1つのメモ
リセルが1度に前記ビットラインへ結合されるようにア
クセス制御トランジスタにより前記対応するビットライ
ンへ選択的に結合され、前記メモリセルからなるアレイ
へ結合されており最初に前記少なくとも1列のメモリセ
ル内の選択したメモリセルをストローブし次いで2度目
に前記同一の選択したメモリセルをストローブする前の
予め定めた期間の間待機する制御手段が設けられており
、前記選択したメモリセルの前記各ストローブ動作によ
り前記選択したメモリセルへ結合されているビットライ
ン上に電圧信号を発生し、前記ビットライン及び制御手
段へ結合してセンスアンプが設けられており、前記セン
スアンプは、前記選択したメモリセルの前記最初のスト
ローブ動作から得られる前記ビットライン上のデータ電
圧レベルをサンプルし且つ保持する第一サンプル・ホー
ルド回路と、前記選択したメモリセルの前記2番目のス
トローブ動作から得られる前記ビットライン上の基準電
圧レベルをサンプルし且つホールドする第二サンプル・
ホールド回路と、前記第一サンプル・ホールド回路内に
格納された前記データ電圧レベルと前記第二サンプル・
ホールド回路内に格納された前記基準電圧レベルとを比
較し且つその比較に基づいて出力ビット値を発生する差
動増幅器とを有することを特徴とする、強誘電体ランダ
ムアクセスメモリ。 - 【請求項2】 請求項1において、前記差動増幅器は
、前記第一サンプル・ホールド回路内に保持されている
データ電圧レベルが前記第二サンプル・ホールド回路内
に保持されている基準電圧レベルを少なくとも予め定め
たスレッシュホールドだけ超えている場合には、第一ビ
ット値を出力し、且つ、そうでない場合には、前記第一
ビット値の反転したものである第二ビット値を出力する
ことを特徴とする強誘電体ランダムアクセスメモリ。 - 【請求項3】 請求項1において、前記第一サンプル
・ホールド回路は、前記選択したメモリセルの前記最初
のストローブ動作の後予め定めた第一時間において前記
ビットライン上の前記データ電圧レベルをサンプルし、
前記第二サンプル・ホールド回路は、前記選択したメモ
リセルの前記2番目のストローブ動作の後予め定めた第
二時間において前記ビットライン上の前記基準電圧レベ
ルをサンプルし、前記第一時間は少なくとも前記第二時
間よりも2倍の長さであり、前記予め定めた時間は、前
記基準電圧レベルに対して前記データ電圧レベルを減少
させるように選択されていることを特徴とする強誘電体
ランダムアクセスメモリ。 - 【請求項4】 請求項1において、前記メモリが、前
記選択したメモリセルの各ストローブ動作の前に、前記
ビットラインを予め定めた電圧へ設定する手段を有して
いることを特徴とする強誘電体ランダムアクセスメモリ
。 - 【請求項5】 強誘電体ランダムアクセスメモリにお
いて、行及び列の形態に配列された強誘電体メモリセル
からなるアレイが設けられており、各列のメモリセルは
個別的なビットラインへ結合されており、各メモリセル
は前記列内のうちの唯1つのメモリセルが1度に前記ビ
ットラインへ結合されるようにアクセス制御トランジス
タにより前記対応するビットラインへ選択的に結合され
、前記ビットラインのうちの1つへ結合された少なくと
も1個のセンスアンプが設けられており、前記センスア
ンプは、前記ビットライン上の電圧レベルをサンプルし
且つ保持するための第一及び第二サンプル・ホールド手
段を有しており、且つ、前記第一サンプル・ホールド手
段内に保持されている電圧レベルが前記第二サンプル・
ホールド手段内に保持されている電圧レベルよりも、少
なくとも予め定めたスレッシュホールドだけ超えている
場合には、第一ビット値を出力し、且つ、そうでない場
合には、前記第一ビット値の反転である第二ビット値を
出力する差動増幅器を有しており、且つ前記メモリセル
のアレイ及び前記少なくとも1個のセンスアンプへ結合
されており最初に選択したメモリセルをストローブし、
前記選択されたメモリセルへ結合されているビットライ
ン上にその結果得られるデータ電圧レベルを前記センス
アンプの前記第一サンプル・ホールド手段内に格納し、
次いで前記選択したメモリセルの2番目のストローブを
行ない、その結果前記選択したメモリセルへ結合されて
いるビットライン上に得られる基準電圧レベルを前記セ
ンスアンプの前記第二サンプル・ホールド手段内に格納
し、次いで出力ビット値を発生させるように前記差動増
幅器をイネーブルさせる制御手段が設けられていること
を特徴とする強誘電体ランダムアクセスメモリ。 - 【請求項6】 請求項5において、前記第一サンプル
・ホールド手段が、前記選択したメモリセルの前記最初
のストローブ動作の後予め定めた第一時間において前記
ビットライン上の前記データ電圧レベルをサンプルし、
前記第二サンプル・ホールド手段が前記選択したメモリ
セルの前記2番目のストローブ動作の後予め定めた第二
時間において前記ビットライン上の前記基準電圧レベル
をサンプルし、前記予め定めた第一時間が前記予め定め
た第二時間の少なくとも2倍の長さであり、前記予め定
めた時間は、前記基準電圧レベルに対して前記データ電
圧レベルを減少させるように選択されていることを特徴
とする強誘電体ランダムアクセスメモリ。 - 【請求項7】 請求項5において、前記メモリは、前
記選択したメモリセルの各ストローブ動作の前に、前記
ビットラインを予め定めた電圧へ設定する手段を有して
いることを特徴とする強誘電体ランダムアクセスメモリ
。 - 【請求項8】 強誘電体ランダムアクセスメモリの動
作方法において、前記メモリは、列の形態に配列された
強誘電体メモリセルからなるアレイを有しており、各列
のメモリセルは個別的なビットラインへ結合されており
、各メモリセルは1度に前記列内の唯1つのメモリセル
が前記ビットラインへ結合されるようにアクセス制御ト
ランジスタにより前記対応するビットラインへ選択的に
結合されるものであり、本方法が、前記メモリセルのア
クセス制御トランジスタをイネーブルさせ且つその際に
前記選択したメモリセルをビットラインへ結合させるこ
とによって前記メモリセルからなる列のうちの少なくと
も1つにおける1個のメモリセルを選択し、前記選択し
たメモリセル内に格納されているデータを表わすデータ
電圧レベルを前記ビットライン上に発生させるように前
記選択したメモリセルをストローブし、前記ビットライ
ン上の前記電圧レベルを第一サンプル・ホールド回路内
にサンプルすると共に保持し、前記選択したメモリセル
の装置特性を表わす基準電圧レベルを前記ビットライン
上に発生させるように前記選択したメモリセルの2度目
のストローブを行ない、前記ビットライン上の前記基準
電圧レベルを第二サンプル・ホールド回路内にサンプル
すると共に保持し、前記第一サンプル・ホールド回路内
に格納された前記データ電圧レベルを前記第二サンプル
・ホールド回路内に格納した前記基準電圧レベルと比較
し且つその比較に基づいて出力ビット値を発生する、上
記各ステップを有することを特徴とする方法。 - 【請求項9】 請求項8において、前記比較及び発生
ステップが、前記第一サンプル・ホールド回路内に保持
されている前記データ電圧レベルが前記第二サンプル・
ホールド回路内に保持されている基準電圧レベルよりも
少なくとも予め定めたスレッシュホールドだけ超えてい
る場合には、第一ビット値を発生し、且つ、そうでない
場合には、前記第一ビット値の反転である第二ビット値
を発生することを特徴とする方法。 - 【請求項10】 請求項8において、前記第一サンプ
ルステップが前記第一ストローブステップの後予め定め
た第一時間において実施され、前記第二サンプルステッ
プが前記2番目のストローブステップの後予め定めた第
二時間において実施され、前記予め定めた第一時間が前
記予め定めた第二時間の少なくとも2倍の長さであり、
前記予め定めた時間が、前記基準電圧レベルに対して前
記データ電圧レベルを減少させるように選択されている
ことを特徴とする方法。 - 【請求項11】 請求項8において、更に、前記各ス
トローブステップの前に前記ビットラインを予め定めた
電圧へ設定するステップを有することを特徴とする方法
。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/616,605 US5086412A (en) | 1990-11-21 | 1990-11-21 | Sense amplifier and method for ferroelectric memory |
US616605 | 1996-03-15 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04283489A true JPH04283489A (ja) | 1992-10-08 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30088491A Expired - Lifetime JP3213356B2 (ja) | 1990-11-21 | 1991-11-16 | センスアンプ及び強誘電体メモリ方法 |
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KR (1) | KR100205464B1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6278630B1 (en) | 1997-12-26 | 2001-08-21 | Nec Corporation | Ferroelectric memory device with a high-speed read circuit |
JP2021507444A (ja) * | 2017-12-19 | 2021-02-22 | マイクロン テクノロジー,インク. | メモリ検知のための電荷分離 |
Families Citing this family (73)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5400275A (en) * | 1990-06-08 | 1995-03-21 | Kabushiki Kaisha Toshiba | Semiconductor memory device using ferroelectric capacitor and having only one sense amplifier selected |
DE4119248A1 (de) * | 1990-06-21 | 1992-01-02 | Seiko Instr Inc | Integrierter halbleiterschaltkreis |
US5270967A (en) * | 1991-01-16 | 1993-12-14 | National Semiconductor Corporation | Refreshing ferroelectric capacitors |
US5262982A (en) * | 1991-07-18 | 1993-11-16 | National Semiconductor Corporation | Nondestructive reading of a ferroelectric capacitor |
US5198706A (en) * | 1991-10-15 | 1993-03-30 | National Semiconductor | Ferroelectric programming cell for configurable logic |
JPH0660635A (ja) * | 1992-08-06 | 1994-03-04 | Olympus Optical Co Ltd | 強誘電体メモリ装置 |
JPH0677434A (ja) * | 1992-08-27 | 1994-03-18 | Hitachi Ltd | 半導体記憶装置 |
EP0608012B1 (en) * | 1993-01-12 | 1998-09-30 | Koninklijke Philips Electronics N.V. | Processing system with a ferroelectric memory |
US5432731A (en) * | 1993-03-08 | 1995-07-11 | Motorola, Inc. | Ferroelectric memory cell and method of sensing and writing the polarization state thereof |
JP3279025B2 (ja) * | 1993-12-22 | 2002-04-30 | 株式会社日立製作所 | 半導体メモリ |
US5373463A (en) * | 1993-07-06 | 1994-12-13 | Motorola Inc. | Ferroelectric nonvolatile random access memory having drive line segments |
US5406510A (en) * | 1993-07-15 | 1995-04-11 | Symetrix Corporation | Non-volatile memory |
US5424975A (en) * | 1993-12-30 | 1995-06-13 | Micron Technology, Inc. | Reference circuit for a non-volatile ferroelectric memory |
JPH08203266A (ja) * | 1995-01-27 | 1996-08-09 | Nec Corp | 強誘電体メモリ装置 |
US5508954A (en) * | 1995-02-27 | 1996-04-16 | Symetrix Corporation | Method and apparatus for reduced fatigue in ferroelectric memory |
US5677865A (en) * | 1995-09-11 | 1997-10-14 | Micron Technology, Inc. | Ferroelectric memory using reference charge circuit |
US5680344A (en) * | 1995-09-11 | 1997-10-21 | Micron Technology, Inc. | Circuit and method of operating a ferrolectric memory in a DRAM mode |
US5905672A (en) * | 1997-03-27 | 1999-05-18 | Micron Technology, Inc. | Ferroelectric memory using ferroelectric reference cells |
US5638318A (en) * | 1995-09-11 | 1997-06-10 | Micron Technology, Inc. | Ferroelectric memory using ferroelectric reference cells |
US5682344A (en) * | 1995-09-11 | 1997-10-28 | Micron Technology, Inc. | Destructive read protection using address blocking technique |
US5721699A (en) * | 1996-03-18 | 1998-02-24 | Symetrix Corporation | Ferroelectric memory with feedback circuit |
TW322578B (ja) * | 1996-03-18 | 1997-12-11 | Matsushita Electron Co Ltd | |
KR100206713B1 (ko) * | 1996-10-09 | 1999-07-01 | 윤종용 | 강유전체 메모리 장치에서의 비파괴적 억세싱 방법 및 그 억세싱 회로 |
US5852571A (en) * | 1997-03-14 | 1998-12-22 | Micron Technology, Inc. | Nonvolatile ferroelectric memory with folded bit line architecture |
KR100297874B1 (ko) | 1997-09-08 | 2001-10-24 | 윤종용 | 강유전체랜덤액세스메모리장치 |
US5978251A (en) * | 1997-11-14 | 1999-11-02 | Ramtron International Corporation | Plate line driver circuit for a 1T/1C ferroelectric memory |
US5892728A (en) * | 1997-11-14 | 1999-04-06 | Ramtron International Corporation | Column decoder configuration for a 1T/1C ferroelectric memory |
US5956266A (en) * | 1997-11-14 | 1999-09-21 | Ramtron International Corporation | Reference cell for a 1T/1C ferroelectric memory |
US6028783A (en) * | 1997-11-14 | 2000-02-22 | Ramtron International Corporation | Memory cell configuration for a 1T/1C ferroelectric memory |
US20050122765A1 (en) * | 1997-11-14 | 2005-06-09 | Allen Judith E. | Reference cell configuration for a 1T/1C ferroelectric memory |
US6002634A (en) * | 1997-11-14 | 1999-12-14 | Ramtron International Corporation | Sense amplifier latch driver circuit for a 1T/1C ferroelectric memory |
US5880989A (en) * | 1997-11-14 | 1999-03-09 | Ramtron International Corporation | Sensing methodology for a 1T/1C ferroelectric memory |
US5969980A (en) * | 1997-11-14 | 1999-10-19 | Ramtron International Corporation | Sense amplifier configuration for a 1T/1C ferroelectric memory |
US5995406A (en) * | 1997-11-14 | 1999-11-30 | Ramtron International Corporation | Plate line segmentation in a 1T/1C ferroelectric memory |
US5986919A (en) * | 1997-11-14 | 1999-11-16 | Ramtron International Corporation | Reference cell configuration for a 1T/1C ferroelectric memory |
JP3727157B2 (ja) * | 1997-11-19 | 2005-12-14 | Necエレクトロニクス株式会社 | 半導体記憶装置及びその試験方法 |
US6363002B1 (en) * | 1997-12-31 | 2002-03-26 | Texas Instruments Incorporated | Ferroelectric memory with bipolar drive pulses |
DE19819542C2 (de) * | 1998-04-30 | 2002-10-24 | Infineon Technologies Ag | Schaltungsanordnung mit einem Sensorelement und einem nichtflüchtigen Speichermittel |
US6282126B1 (en) | 1998-12-16 | 2001-08-28 | Micron Technology, Inc. | Flash memory with overerase protection |
JP2000268581A (ja) * | 1999-03-17 | 2000-09-29 | Fujitsu Ltd | Romデータを保持する強誘電体メモリ装置 |
KR100301930B1 (ko) * | 1999-06-10 | 2001-11-01 | 윤종용 | 세그먼트 플레이트 라인 스킴을 갖는 불휘발성 강유전체 랜덤액세스 메모리 장치 및 플레이트 라인 세그먼트 구동 방법 |
DE19947118C1 (de) | 1999-09-30 | 2001-03-15 | Infineon Technologies Ag | Verfahren und Schaltungsanordnung zum Bewerten des Informationsgehalts einer Speicherzelle |
DE19950581A1 (de) * | 1999-10-20 | 2001-04-26 | Infineon Technologies Ag | Anordnung zur Selbstreferenzierung von ferroelektrischen Speicherzellen |
JP2001291385A (ja) | 2000-04-05 | 2001-10-19 | Nec Corp | 半導体記憶装置並びにその試験装置および試験方法 |
US6317376B1 (en) * | 2000-06-20 | 2001-11-13 | Hewlett-Packard Company | Reference signal generation for magnetic random access memory devices |
NO20004236L (no) * | 2000-08-24 | 2002-02-25 | Thin Film Electronics Asa | Ikke-flyktig passiv matriseinnretning og fremgangsmåte for utlesing av samme |
NO20004237L (no) * | 2000-08-24 | 2002-02-25 | Thin Film Electronics Asa | Integrert deteksjonsforsterker |
US6459609B1 (en) | 2001-12-13 | 2002-10-01 | Ramtron International Corporation | Self referencing 1T/1C ferroelectric random access memory |
GB0202121D0 (en) | 2002-01-30 | 2002-03-20 | Cleanair As | Method and apparatus |
US6590799B1 (en) * | 2002-05-29 | 2003-07-08 | Agilent Technologies, Inc. | On-chip charge distribution measurement circuit |
US6920060B2 (en) | 2002-08-14 | 2005-07-19 | Intel Corporation | Memory device, circuits and methods for operating a memory device |
US6903959B2 (en) * | 2002-09-24 | 2005-06-07 | Infineon Technologies Aktiengesellschaft | Sensing of memory integrated circuits |
JP2004178734A (ja) * | 2002-11-28 | 2004-06-24 | Sanyo Electric Co Ltd | メモリ装置 |
JP3988696B2 (ja) * | 2003-03-27 | 2007-10-10 | ソニー株式会社 | データ読出方法及び半導体記憶装置 |
EP1629634B1 (en) * | 2003-06-04 | 2007-08-15 | Matsushita Electric Industrial Co., Ltd. | Secure authentication in a wireless home network |
US7061789B2 (en) * | 2003-07-02 | 2006-06-13 | Micron Technology, Inc. | Sensing scheme for programmable resistance memory using voltage coefficient characteristics |
JP4387407B2 (ja) * | 2004-06-08 | 2009-12-16 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置の検査方法 |
US7193881B2 (en) * | 2004-07-01 | 2007-03-20 | Thin Film Electronics Asa | Cross-point ferroelectric memory that reduces the effects of bit line to word line shorts |
US7116572B2 (en) * | 2004-11-09 | 2006-10-03 | Ramtron International Corporation | Circuit for generating a centered reference voltage for a 1T/1C ferroelectric memory |
JP4171923B2 (ja) * | 2006-04-18 | 2008-10-29 | セイコーエプソン株式会社 | 強誘電体メモリ |
US7848131B2 (en) * | 2008-10-19 | 2010-12-07 | Juhan Kim | High speed ferroelectric random access memory |
IT1400933B1 (it) | 2010-06-21 | 2013-07-02 | St Microelectronics Srl | Touch sensor and method of forming a touch sensor. |
US8488361B2 (en) | 2011-02-01 | 2013-07-16 | Stmicroelectronics S.R.L. | Memory support provided with memory elements of ferroelectric material and improved non-destructive reading method thereof |
ITTO20110181A1 (it) | 2011-02-01 | 2012-08-02 | St Microelectronics Srl | Supporto di memorizzazione provvisto di elementi di materiale ferroelettrico e relativo metodo di lettura non distruttiva |
US10373665B2 (en) | 2016-03-10 | 2019-08-06 | Micron Technology, Inc. | Parallel access techniques within memory sections through section independence |
JP6943600B2 (ja) * | 2017-04-18 | 2021-10-06 | ラピスセミコンダクタ株式会社 | 半導体記憶装置および半導体記憶装置の読み出し方法 |
US11482529B2 (en) | 2019-02-27 | 2022-10-25 | Kepler Computing Inc. | High-density low voltage non-volatile memory with unidirectional plate-line and bit-line and pillar capacitor |
US11527277B1 (en) | 2021-06-04 | 2022-12-13 | Kepler Computing Inc. | High-density low voltage ferroelectric memory bit-cell |
US11729995B1 (en) | 2021-11-01 | 2023-08-15 | Kepler Computing Inc. | Common mode compensation for non-linear polar material 1TnC memory bit-cell |
US11482270B1 (en) | 2021-11-17 | 2022-10-25 | Kepler Computing Inc. | Pulsing scheme for a ferroelectric memory bit-cell to minimize read or write disturb effect and refresh logic |
US11910618B1 (en) | 2022-03-07 | 2024-02-20 | Kepler Computing Inc. | Multi-element ferroelectric gain memory bit-cell having stacked and folded non-planar capacitors |
US11741428B1 (en) | 2022-12-23 | 2023-08-29 | Kepler Computing Inc. | Iterative monetization of process development of non-linear polar material and devices |
US11765908B1 (en) | 2023-02-10 | 2023-09-19 | Kepler Computing Inc. | Memory device fabrication through wafer bonding |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3651494A (en) * | 1970-03-27 | 1972-03-21 | Sperry Rand Corp | Ferroelectric synchronizing and integrating apparatus |
JPS56140266A (en) * | 1980-04-02 | 1981-11-02 | Yokogawa Hokushin Electric Corp | Detecting system of resistance sensor |
JPS57135494A (en) * | 1981-02-16 | 1982-08-21 | Nippon Telegr & Teleph Corp <Ntt> | Storage device |
DE3887924T3 (de) * | 1987-06-02 | 1999-08-12 | Nat Semiconductor Corp | Nichtflüchtige Speicheranordnung mit einem kapazitiven ferroelektrischen Speicherelement. |
US4888733A (en) * | 1988-09-12 | 1989-12-19 | Ramtron Corporation | Non-volatile memory cell and sensing method |
-
1990
- 1990-11-21 US US07/616,605 patent/US5086412A/en not_active Expired - Lifetime
-
1991
- 1991-11-08 EP EP19910119070 patent/EP0486901A3/en not_active Withdrawn
- 1991-11-16 JP JP30088491A patent/JP3213356B2/ja not_active Expired - Lifetime
- 1991-11-20 KR KR1019910020747A patent/KR100205464B1/ko not_active IP Right Cessation
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6278630B1 (en) | 1997-12-26 | 2001-08-21 | Nec Corporation | Ferroelectric memory device with a high-speed read circuit |
JP2021507444A (ja) * | 2017-12-19 | 2021-02-22 | マイクロン テクノロジー,インク. | メモリ検知のための電荷分離 |
US11538526B2 (en) | 2017-12-19 | 2022-12-27 | Micron Technology, Inc. | Charge separation for memory sensing |
Also Published As
Publication number | Publication date |
---|---|
EP0486901A3 (en) | 1993-02-03 |
EP0486901A2 (en) | 1992-05-27 |
JP3213356B2 (ja) | 2001-10-02 |
US5086412A (en) | 1992-02-04 |
KR100205464B1 (ko) | 1999-07-01 |
KR920010639A (ko) | 1992-06-26 |
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---|---|---|
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US7643360B2 (en) | Method and apparatus for synchronization of row and column access operations | |
US7057950B2 (en) | Semiconductor memory devices with delayed auto-precharge function and associated methods of auto-precharging semiconductor memory devices | |
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