JPH04281288A - 二重化主記憶装置の同期制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＤＲＡＭで構成されリ
フレッシュタイミングを発生するリフレッシュ制御手段
を有する二重化された主記憶装置の同期制御方式に関す
る。

【０００２】

【従来の技術】従来の二重化主記憶装置の同期制御方式
における装置構成の一例を図２に示す。ＣＰＵ２ａ及び
バスアービタ１０４ａを有するプロセサ部１０１ａと、
リフレッシュ制御手段１０３ａ及びメモリ制御手段１０
６ａを有するメモリ部１０５ａとがバス７ａに接続され
、アクティブ系を構成している。同様に、ＣＰＵ２ｂ及
びバスアービタ１０４ｂを有するプロセサ部１０１ｂと
、リフレッシュ制御手段１０３ｂ及びメモリ制御手段１
０６ｂを有するメモリ部１０５ｂとがバス７ｂに接続さ
れ、スタンバイ系を構成している。また、両系のプロセ
サ部及びメモリ部間は他のバスで接続されている（片側
のみ図示）。

【０００３】以上の構成において、主記憶の同期動作時
、メモリへの書き込み動作において、両系のメモリの内
容を一致させるため、両系へ同時に書き込み動作を行な
う。その手順はまずアクティブ側のＣＰＵ２ａがバスリ
クエスト信号８によりバスアービタ１０４ａに対してリ
クエストを行なう。バスアービタ１０４ａではバス７ａ
に接続される他の装置との調停を行ない、ＣＰＵ２ａが
優先権を得た場合、優先許可信号９により、ＣＰＵ２ａ
に許可をしらせる。ＣＰＵ２ａは、バスアービタ４から
許可を受けるバス７ａ，メモリ制御手段１０６ａを通じ
てメモリにデータを書き込むと同時に、バス１３を通じ
てスタンバイ側のメモリ部１０５ｂに対しても同じデー
タを書き込む。

【０００４】この時、リフレッシュ制御手段１０３ａ及
び１０３ｂはそれぞれ独立した周期でリフレッシュタイ
ミング信号１２ａ，１２ｂを発生し、ＤＲＡＭで構成さ
れるメモリに対してリフレッシュを行なうため、メモリ
制御手段１０６ａ，１０６ｂではＣＰＵ２ａからのデー
タ書き込みとリフレッシュタイミングとの競合を調停し
、データ書き込みを遅らせる、あるいはリフレッシュを
遅らせるといった制御を行なっていた。

【０００５】

【発明が解決しようとする課題】しかしながら従来の同
期制御方式では、それぞれの系（アクティブまたはスタ
ンインバイ）においてリフレッシュのタイミングが独立
であるため、アクティブ側のＣＰＵからの両系のメモリ
に対する同時書き込みは、リフレッシュと競合した場合
、両系同時に行なわれない、という欠点がある。

【０００６】また、バスアービタの他に、データ書き込
みとリフレッシュの照合調停手段という類似した機能を
持つ手段を同一装置内に配置しなければならなかった。

【０００７】

【課題を解決するための手段】本発明の二重化主記憶装
置の同期制御方式は、ＤＲＡＭで構成されリフレッシュ
タイミングを発生するリフレッシュ制御手段を有する二
重化された主記憶装置の同期制御方式において、それぞ
れの系の前記リフレッシュ制御手段からのリフレッシュ
タイミング信号によるリフレッシュ要求とバス上に接続
される他の装置からのバスアクセス要求とに対し共に調
停を行ない前記バスの使用許可かリフレッシュ許可かの
優先権を与える二重化されたバスリクエスト調停手段と
、この二重化されたバスリクエスト調停手段の一方から
他系のバスリクエスト調停手段へリフレッシュ同期タイ
ミングを転送するためのリフレッシュ同期タイミング転
送手段とを備え、両系の前記リフレッシュ制御手段のそ
れぞれが、二重化されたバスリクエスト調停手段のそれ
ぞれからリフレッシュ許可の優先信号を受けてそれぞれ
の系の前記ＤＲＡＭのリフレッシュを同時に行なう構成
である。

【０００８】

【実施例】次に、本発明について図面を参照して説明す
る。

【０００９】図１は本発明の一実施例の装置構成図であ
る。ＣＰＵ２ａを有するプロセサ部１ａと、リフレッシ
ュ制御手段３ａ及びメモリ制御手段６ａを有するメモリ
部５ａと、バスアービタ４ａとがバス７ａを介して相互
に接続されており、アクティブ系を構成している。同様
に、ＣＰＵ２ｂを有するプロセサ部１ｂと、リフレッシ
ュ制御手段３ｂ及びメモリ制御手段６ｂを有するメモリ
部５ｂと、バスアービタ４ｂとがバス７ｂを介して相互
に接続されており、スタンバイ系を構成している。また
、両系のバスアービタ４ａ，４ｂ同士間と、プロセサ部
１ａ，１ｂ及びメモリ部５ｂ，５ａ間とが相互に接続さ
れている（片側のみ図示）。

【００１０】次に動作を説明する。同期動作でデータ書
き込み時、アクティブ側のＣＰＵ２ａはまずバスリクエ
スト信号８を自系のバスアービタ４ａに出力する。バス
アービタ４ａはリクエストの調停を行ない優先許可信号
９を通じてＣＰＵ２ａに対して許可を与える。ＣＰＵ２
ａは許可を受けるとバス７ａ、アクティブ側メモリ制御
手段６ａ、ならびにバス１３、スタンバイ側メモリ制御
手段６ｂを通じて、アクティブ／スタンバイ両系に対し
て、書き込みを行なう。

【００１１】リフレッシュ時は、同様にして、アクティ
ブ側リフレッシュ制御手段３ａがリフレッシュ要求信号
１０を自系のバスアービタ４ａに対して出力し、バス７
ａを通じて受信するバスリクエストとともに調停を行な
う。リフレッシュ優先権が与えられるとバスアービタ４
ａはリフレッシュ制御手段３ａに対してリフレッシュ優
先許可信号１１ａを出力する。これと同時にバスアービ
タ４ａはリフレッシュ同期タイミング信号１４をスタン
バイ側のバスアービタ４ｂへ出力し、バスアービタ４ｂ
はリフレッシュ許可信号１１ｂを通じて自系のリフレッ
シュ制御手段３ｂにリフレッシュ許可を与える。このと
き、スタンバイ側バスアービタ４ｂでの優先順位はアク
ティブ側バスアービタ４ａからの同期タイミング信号１
４が最優先となっている。リフレッシュ許可を受けた両
系のリフレッシュ制御手段３ａ，３ｂはそれぞれリフレ
ッシュタイミング信号１２ａ，１２ｂ及びメモリ制御手
段６ａ，６ｂを通じてリフレッシュを同時に行なう。こ
の時、バス７ａ，７ｂ上に接続される他の装置からメモ
リに対するアクセスは、バスアービタ４ａ，４ｂが許可
を与えていないために存在しない。

【００１２】なお、ここでアクティブ／スタンバイの系
が入れ替わった場合、バスアービタ４ｂからバスアービ
タ４ａへリフレッシュ同期タイミング信号が転送され、
両系において上記と同様の動作が行われる。

【００１３】

【発明の効果】以上説明したように本発明は、同期制御
方式の他系へのリフレッシュ同期タイミング転送手段を
設けること、およびリフレッシュ要求信号をバス上に接
続される他の装置からのリクエストとともに調停を行な
うことにより、同期動作ライト時に両系のメモリに対し
て、データ書き込みとリフレッシュタイミングとが競合
した場合のデータ書き込みを遅らせる、あるいはリフレ
ッシュを遅らせるといった制御を行うことなしに、同時
に書き込みを行なうことができる効果がある。

【００１４】また、バスアービタにリフレッシュ要求信
号を入力することで、データ書き込みとリフレッシュの
照合調停手段というバスアービタに類似した機能を持つ
手段を同一装置内に配置することなしに、両系の同時書
き込みを実現できる効果もある。

【図面の簡単な説明】

【図１】本発明の一実施例の装置構成図である。

【図２】従来の同期制御方式の一例を示す装置構成図で
ある。

【符号の説明】

１ａ，１ｂ　　　　プロセサ部 ２ａ，２ｂ　　　　ＣＰＵ ３ａ，３ｂ　　　　リフレッシュ制御手段４ａ，４ｂ　
　　　バスアービタ ５ａ，５ｂ　　　　メモリ部 ６ａ，６ｂ　　　　メモリ制御手段 ７ａ，７ｂ，１３　　　　バス

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　ＤＲＡＭで構成されリフレッシュタイ
   ミングを発生するリフレッシュ制御手段を有する二重化
   された主記憶装置の同期制御方式において、それぞれの
   系の前記リフレッシュ制御手段からのリフレッシュタイ
   ミング信号によるリフレッシュ要求とバス上に接続され
   る他の装置からのバスアクセス要求とに対し共に調停を
   行ない前記バスの使用許可かリフレッシュ許可かの優先
   権を与える二重化されたバスリクエスト調停手段と、こ
   の二重化されたバスリクエスト調停手段の一方から他系
   のバスリクエスト調停手段へリフレッシュ同期タイミン
   グを転送するためのリフレッシュ同期タイミング転送手
   段とを備え、両系の前記リフレッシュ制御手段のそれぞ
   れが、二重化されたバスリクエスト調停手段のそれぞれ
   からリフレッシュ許可の優先信号を受けてそれぞれの系
   の前記ＤＲＡＭのリフレッシュを同時に行なうことを特
   徴とする二重化主記憶装置の同期制御方式。