JPH0424754A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0424754A JPH0424754A JP12476290A JP12476290A JPH0424754A JP H0424754 A JPH0424754 A JP H0424754A JP 12476290 A JP12476290 A JP 12476290A JP 12476290 A JP12476290 A JP 12476290A JP H0424754 A JPH0424754 A JP H0424754A
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- Japan
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- cpu
- master
- memory
- bus memory
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- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 47
- 230000010365 information processing Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 8
- 102100030551 Protein MEMO1 Human genes 0.000 description 1
- 101710176845 Protein MEMO1 Proteins 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、少なくとも一つのＣＰ Ｕと、少なくとも一
つのマスターを有する情報処理装置に関する。
つのマスターを有する情報処理装置に関する。
［１に来の技術］
降来；よ、第６図のように、マスター６１からのバス要
求信号６２は各マスターにつき１本で、アービタ６３に
よって受け１寸けられると、必ずＣＰＬＩ Ｇ ４にホ
ールド信号６５を出力し、ＣＰ Ｕ ６４がホールドア
クノリッジ信号６６を出力するとマスター６１に、許可
信号６７を出していた。
求信号６２は各マスターにつき１本で、アービタ６３に
よって受け１寸けられると、必ずＣＰＬＩ Ｇ ４にホ
ールド信号６５を出力し、ＣＰ Ｕ ６４がホールドア
クノリッジ信号６６を出力するとマスター６１に、許可
信号６７を出していた。
［発明が解決しようとする課題］
し・かじ、前述の従来の技術では、アービタ６３が必ず
ＣＰＵ６４をホールドさせてしまうため、マスター６１
がシステムバスメモリ６８しかアクセスしない場合でも
ＣＰＵ６４がホールドし、パフォーマンスを充分発揮す
ることがてきないといった問題があった。
ＣＰＵ６４をホールドさせてしまうため、マスター６１
がシステムバスメモリ６８しかアクセスしない場合でも
ＣＰＵ６４がホールドし、パフォーマンスを充分発揮す
ることがてきないといった問題があった。
本発明の目的は、上記のような問題点を解決し、パフォ
ーマンスの高いシステムを構築することにある。
ーマンスの高いシステムを構築することにある。
［課題を解決するための手段］
本発明は、少なくとも一つの、ローカルバスに接続され
るＣ Ｐ Ｕｔを有し、前記ＣＰＵと、前記ローカルバ
スを経由してデータをやり取りするローカルバスメモリ
と、前記ローカルバスとシステムバスとを分けるバッフ
ァと、前記バッファを経由し・て前記ＣＰＵとデータを
やりとりするシステムバスメモリと、少なくとも一つの
前記システムバスに接続されるマスターと、前記ＣＰ
Ｕと前記マスターのバスの使用権を調浮するアービタと
を有する情報処理装置において、前記マスターがメモリ
とデータのやりとりを行なうとき、前記ローカルバスメ
モリと前記システムバスメモリのアドレスの境界を知る
手段を有し、前記ローカルバスメモリにアクセスする場
合は前記ＣＰＵをホールドさせ、前記システムバスメモ
リにアクセスする場合は前記ＣＰＵをホールドさせる事
なく、前記ＣＰＵと前記マスターの同時動作を可能とし
たことを特徴とする。
るＣ Ｐ Ｕｔを有し、前記ＣＰＵと、前記ローカルバ
スを経由してデータをやり取りするローカルバスメモリ
と、前記ローカルバスとシステムバスとを分けるバッフ
ァと、前記バッファを経由し・て前記ＣＰＵとデータを
やりとりするシステムバスメモリと、少なくとも一つの
前記システムバスに接続されるマスターと、前記ＣＰ
Ｕと前記マスターのバスの使用権を調浮するアービタと
を有する情報処理装置において、前記マスターがメモリ
とデータのやりとりを行なうとき、前記ローカルバスメ
モリと前記システムバスメモリのアドレスの境界を知る
手段を有し、前記ローカルバスメモリにアクセスする場
合は前記ＣＰＵをホールドさせ、前記システムバスメモ
リにアクセスする場合は前記ＣＰＵをホールドさせる事
なく、前記ＣＰＵと前記マスターの同時動作を可能とし
たことを特徴とする。
［実施例］
そこで、以下に本発明の詳細を、図示した実施例に基づ
いて説明する。
いて説明する。
第１図乙よ、本発明の情報処理装置を実現する一つの例
の図て、１はＣＰＵ、２はローカルバス、３はシステム
バス、４はマスター、５はバッファ、Ｇ、７はメモ１八
８はアービタである。第】図のように、アービタ８か
ら、ＣＰ Ｕ １、マスター４、バッファ５へ、各制御
信号が接続される。ここで、マスター４は、例えば外部
ＣＰ Ｕてあり、例えばＤＭＡコントローラである。ま
た、ローカルバスメモリ６とシステムバスメモリ７のア
ドレスは、まずローカルバスメモリ６が下位アドレスに
割り付けられ、続いてシステムバスメモリ７が上位に連
続して割り１ｔけられているとする。アービタ８とＣＰ
Ｕ１との間の制御信号は、ＣＰＵＩをホールドさせるホ
ールド信号９と、ＣＰＵＩからのホールドアクノリッジ
信号１０、それにＣＰＵ１を１うたせるウェイト信号１
１と、ＣＰＵ１がシステムバスメモリ７をアクセスして
いることを通知する使用信号１２０４本である。アービ
タ８とマスター４との間の制御信号は、ローカルバスメ
モリ６をアクセスする場合のローカル要求信号１３と、
システムバスメモリ７をアクセスする場合のシステム要
求信号１４、及び前記２つの要求に対する許可信号１５
の３っである。アービタ８とバッファ５との間の制御信
号は、バッファ５のゲート信号１６と、どちらの向きに
データを流すかを決める方向信号】７０２本である。
の図て、１はＣＰＵ、２はローカルバス、３はシステム
バス、４はマスター、５はバッファ、Ｇ、７はメモ１八
８はアービタである。第】図のように、アービタ８か
ら、ＣＰ Ｕ １、マスター４、バッファ５へ、各制御
信号が接続される。ここで、マスター４は、例えば外部
ＣＰ Ｕてあり、例えばＤＭＡコントローラである。ま
た、ローカルバスメモリ６とシステムバスメモリ７のア
ドレスは、まずローカルバスメモリ６が下位アドレスに
割り付けられ、続いてシステムバスメモリ７が上位に連
続して割り１ｔけられているとする。アービタ８とＣＰ
Ｕ１との間の制御信号は、ＣＰＵＩをホールドさせるホ
ールド信号９と、ＣＰＵＩからのホールドアクノリッジ
信号１０、それにＣＰＵ１を１うたせるウェイト信号１
１と、ＣＰＵ１がシステムバスメモリ７をアクセスして
いることを通知する使用信号１２０４本である。アービ
タ８とマスター４との間の制御信号は、ローカルバスメ
モリ６をアクセスする場合のローカル要求信号１３と、
システムバスメモリ７をアクセスする場合のシステム要
求信号１４、及び前記２つの要求に対する許可信号１５
の３っである。アービタ８とバッファ５との間の制御信
号は、バッファ５のゲート信号１６と、どちらの向きに
データを流すかを決める方向信号】７０２本である。
ＣＰＵＩは、システムバスメモリ７へのアクセス時は、
使用信号１２を出力して、マスター４に、使用権を渡ざ
ないようにする。この詩、既にマスター４がシステムバ
スメモリ７にアクセスしていた場合は、アービタ８がウ
ェイト信号１１を出力しているので、マスター４がアク
セスし終わるまでＣＰＵＩはアクセスすることができな
い。一方、マスター４がローカルバスメモリ６をアクセ
スする場合は、アービタ８はホールド信号９を出力し、
ＣＰＵ １がホールドアクノリッジ信号１０を出力する
まで、マスター４に許可信号１５を出力しない。システ
ムバスメモリ７ヘアクセスする場合は、ＣＰＵ １が使
用信号１２を出力してなければそのまま許可信号１５を
出力し、ＣＰＵＩが使用信号１２を出力していれこまＣ
ＰＵＩが使用し終わるまで許可１８号１５を出力せず、
マスター４をウェイ（・させろ。
使用信号１２を出力して、マスター４に、使用権を渡ざ
ないようにする。この詩、既にマスター４がシステムバ
スメモリ７にアクセスしていた場合は、アービタ８がウ
ェイト信号１１を出力しているので、マスター４がアク
セスし終わるまでＣＰＵＩはアクセスすることができな
い。一方、マスター４がローカルバスメモリ６をアクセ
スする場合は、アービタ８はホールド信号９を出力し、
ＣＰＵ １がホールドアクノリッジ信号１０を出力する
まで、マスター４に許可信号１５を出力しない。システ
ムバスメモリ７ヘアクセスする場合は、ＣＰＵ １が使
用信号１２を出力してなければそのまま許可信号１５を
出力し、ＣＰＵＩが使用信号１２を出力していれこまＣ
ＰＵＩが使用し終わるまで許可１８号１５を出力せず、
マスター４をウェイ（・させろ。
第２図は、本発明の特徴をなす第１図のマスター１がロ
ーカル要求信号１３を出すかシステム要求１言号１４を
出すかを決める回路の一実施例で、第３図は第１図での
ＣＰＵ １のメモリマツプである。第２図において、２
１は境界レジスタ、２２はＤ Ｍ 、ヘコントローラ、
２３はコンパレータである。コンパレータ２３は、ＤＭ
Ａコントローラ２２からのバス要求信号２４を受けて、
境界レジスタ２１の出力信号２５と、ＤＭＡコントロー
ラ２２の出力アドレス２６を比較して、アドレス２６が
小さければローカル要求信号１３を、大きければシステ
ム要求信号１４を出力する。その後ＤＭＡコントローラ
２２は、アービタ８からの許可信号１５によって、動作
を開始する。
ーカル要求信号１３を出すかシステム要求１言号１４を
出すかを決める回路の一実施例で、第３図は第１図での
ＣＰＵ １のメモリマツプである。第２図において、２
１は境界レジスタ、２２はＤ Ｍ 、ヘコントローラ、
２３はコンパレータである。コンパレータ２３は、ＤＭ
Ａコントローラ２２からのバス要求信号２４を受けて、
境界レジスタ２１の出力信号２５と、ＤＭＡコントロー
ラ２２の出力アドレス２６を比較して、アドレス２６が
小さければローカル要求信号１３を、大きければシステ
ム要求信号１４を出力する。その後ＤＭＡコントローラ
２２は、アービタ８からの許可信号１５によって、動作
を開始する。
この時、ＣＰＵ １のアドレス空間を１６ＭＢとし、境
界レジスタ２１の値をＩＭＢ単位とすれば、第３図の場
合、境界レジスタの値は４となり、この時比較するアド
レス２６は、Ａ２０からＡ２３までの４ビツトとなる。
界レジスタ２１の値をＩＭＢ単位とすれば、第３図の場
合、境界レジスタの値は４となり、この時比較するアド
レス２６は、Ａ２０からＡ２３までの４ビツトとなる。
この４ビツトか４と等しいか４より大きい場合は、シス
テムバスメモリ７へのアクセスであるので、システム要
求信号１４が出力され、この時ＣＰｔ！１との同時動作
が可能となる。前記４ビツトか４より小さい場合は、ロ
ーカルバスメモリ６へのアクセスであるのて、ローカル
要求信号１３が出力され、この時はＣＰＵ１がホールド
される。
テムバスメモリ７へのアクセスであるので、システム要
求信号１４が出力され、この時ＣＰｔ！１との同時動作
が可能となる。前記４ビツトか４より小さい場合は、ロ
ーカルバスメモリ６へのアクセスであるのて、ローカル
要求信号１３が出力され、この時はＣＰＵ１がホールド
される。
境界レジスタ２１の値は、ローカルバスメモリ６の容量
が、あらかしめ決められている場合は固定値とすること
ができるが、ローカルバス２にコネクタが設置され、増
設できる場合は、増設された容量に対応して境界レジス
タ２１の値が変更されるようにしておく必要がある。こ
のためには、例えば増設基板にグランドに接続された信
号を設け、それを本体でプルアップし６、未接続の時は
Ｈ”、接続された場合は′Ｌ”となる二とによって判別
する等の方法などがあるか、本発明では言及し・ない。
が、あらかしめ決められている場合は固定値とすること
ができるが、ローカルバス２にコネクタが設置され、増
設できる場合は、増設された容量に対応して境界レジス
タ２１の値が変更されるようにしておく必要がある。こ
のためには、例えば増設基板にグランドに接続された信
号を設け、それを本体でプルアップし６、未接続の時は
Ｈ”、接続された場合は′Ｌ”となる二とによって判別
する等の方法などがあるか、本発明では言及し・ない。
第２［Ｊ［：！、マスターどＬｌｃＤＭ、−にコンｌ−
ｏ −ラ２２を想定しているが、もちろん外部ＣＰＵて
も同様である。
ｏ −ラ２２を想定しているが、もちろん外部ＣＰＵて
も同様である。
第４図は、本発明のもう一つの特徴をなすアービタ８の
動作を説明する図で、第５図は各バス使用状態でのバッ
ファ５の動作を示す図である。前述したように、ＣＰＵ
Ｉはローカルバスメモリ６を常にアクセス可能であり、
システムバスメモリ７をアクセスするときに、マスター
４との間でアービトレーションを行なう。この時は、先
にアクセスしていた方が優先され、ＣＰＵ１が使用して
いた場合は使用信号１２が出力されなくなるまで、マス
ター４が使用していた場合はシステム要求信号１４が出
力されなくなるまで、他方のアクセスをウェイトさせる
。また、マスター４がローカルバスメモリ６をアクセス
する場合は、ＣＰＵＩにホールド信号９を出力し、マス
ター４だけが動作する。
動作を説明する図で、第５図は各バス使用状態でのバッ
ファ５の動作を示す図である。前述したように、ＣＰＵ
Ｉはローカルバスメモリ６を常にアクセス可能であり、
システムバスメモリ７をアクセスするときに、マスター
４との間でアービトレーションを行なう。この時は、先
にアクセスしていた方が優先され、ＣＰＵ１が使用して
いた場合は使用信号１２が出力されなくなるまで、マス
ター４が使用していた場合はシステム要求信号１４が出
力されなくなるまで、他方のアクセスをウェイトさせる
。また、マスター４がローカルバスメモリ６をアクセス
する場合は、ＣＰＵＩにホールド信号９を出力し、マス
ター４だけが動作する。
第４図かられかるように、ＣＰＵ１がローカルバスメモ
リ６をアクセスしている間は使用信号１２か出力されて
ないため、マスター４かシステムバスメモリ７をアクセ
スする二とができ、二の時同時動作が可能となっている
。また、第５図より、二の時はどちらのバスもハイ・イ
ンピーダンスになっていることがわかる。
リ６をアクセスしている間は使用信号１２か出力されて
ないため、マスター４かシステムバスメモリ７をアクセ
スする二とができ、二の時同時動作が可能となっている
。また、第５図より、二の時はどちらのバスもハイ・イ
ンピーダンスになっていることがわかる。
［発明の効果コ
以上述へたように、本発明【こより、マスターがシステ
ムバス上のメモリをアクセスする場合は、ＣＰＵをホー
ルドさせることがなくなり、バスの使用率を向上させ、
パフォーマンスの高いシステムを構築することが可能と
なった。
ムバス上のメモリをアクセスする場合は、ＣＰＵをホー
ルドさせることがなくなり、バスの使用率を向上させ、
パフォーマンスの高いシステムを構築することが可能と
なった。
第１図は本発明の情報処理装置の全体を示す説明図、第
２図は第１図におけるマスターの構成を示す一実施例の
説明図、第３図は第１図でのメモリマツプの説明図、第
４図は第１図におけるアービタの動作説明図、第５図は
第１図におけるバッファの動作説明図、第６図は従来の
情報処理装置の説明図である。 １：ＣＰＵ ２．３：バス ４：マスター ５：バッファ ６．７：メモリ ８：アービタ 以 上 出願人 セイコーエプソン株式会社 代理人弁理士 鈴木喜三部 他１名
２図は第１図におけるマスターの構成を示す一実施例の
説明図、第３図は第１図でのメモリマツプの説明図、第
４図は第１図におけるアービタの動作説明図、第５図は
第１図におけるバッファの動作説明図、第６図は従来の
情報処理装置の説明図である。 １：ＣＰＵ ２．３：バス ４：マスター ５：バッファ ６．７：メモリ ８：アービタ 以 上 出願人 セイコーエプソン株式会社 代理人弁理士 鈴木喜三部 他１名
Claims (1)
- 少なくとも一つの、ローカルバスに接続されるＣＰＵを
有し、前記ＣＰＵと、前記ローカルバスを経由してデー
タをやり取りするローカルバスメモリと、前記ローカル
バスとシステムバスとを分けるバッファと、前記バッフ
ァを経由して前記ＣＰＵとデータをやりとりするシステ
ムバスメモリと、少なくとも一つの前記システムバスに
接続されるマスターと、前記ＣＰＵと前記マスターのバ
スの使用権を調停するアービタとを有する情報処理装置
において、前記マスターがメモリとデータのやりとりを
行なうとき、前記ローカルバスメモリと前記システムバ
スメモリのアドレスの境界を知る手段を有し、前記ロー
カルバスメモリにアクセスする場合は前記ＣＰＵをホー
ルドさせ、前記システムバスメモリにアクセスする場合
は前記ＣＰＵをホールドさせる事なく、前記ＣＰＵと前
記マスターの同時動作を可能としたことを特徴とする情
報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12476290A JPH0424754A (ja) | 1990-05-15 | 1990-05-15 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12476290A JPH0424754A (ja) | 1990-05-15 | 1990-05-15 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0424754A true JPH0424754A (ja) | 1992-01-28 |
Family
ID=14893485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12476290A Pending JPH0424754A (ja) | 1990-05-15 | 1990-05-15 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0424754A (ja) |
-
1990
- 1990-05-15 JP JP12476290A patent/JPH0424754A/ja active Pending
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