JPH04267653A - モデム装置 - Google Patents
モデム装置Info
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- JPH04267653A JPH04267653A JP3028228A JP2822891A JPH04267653A JP H04267653 A JPH04267653 A JP H04267653A JP 3028228 A JP3028228 A JP 3028228A JP 2822891 A JP2822891 A JP 2822891A JP H04267653 A JPH04267653 A JP H04267653A
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- Japan
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- 230000001360 synchronised effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
- H04J3/0608—Detectors therefor, e.g. correlators, state machines
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
- Facsimile Image Signal Circuits (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Facsimile Transmission Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は例えばマイクロプロセツ
サなどのパラレルインターフエイスを備える変復調装置
に関する。
サなどのパラレルインターフエイスを備える変復調装置
に関する。
【０００２】
【従来の技術】従来のフアクシミリなどに使用されてい
る変復調装置（以下モデムと称す）とホストプロセツサ
であるＭＰＵとの接続関係を図３に示し、データ受信時
の動作を説明する。まず、左端の回線からモデム３０２
変復調信号が入力されると、アナログインターフエイス
部３０６でバンドパスフイルタ処理が行なわれ、そのア
ナログ信号がＡ／Ｄ変換されて受信部３０５に入力され
る。受信部３０５ではデイジタル信号処理により復調、
等化、判定処理が行なわれ受信データがデータクロツク
に同期してシリアルに出力され、シリアル／パラレル変
換部３０３でパラレルデータ（例えば８ビツト）に変換
され、インターフエイスレジスタ３０４に転送される。 この時、割り込み要求信号がホストのＭＰＵ３０１に対
して出力される。ＭＰＵ３０１側では割込み要求信号が
制御部３０５に入力されるとモデム３０２のインターフ
エイスレジスタ３０４からデータバスを経由し、レジス
タ３０６ａ，３０６ｂに８ビツトの受信データを読み込
む。この動作はデータを８ビツト受信する毎に繰り返さ
れる。
る変復調装置（以下モデムと称す）とホストプロセツサ
であるＭＰＵとの接続関係を図３に示し、データ受信時
の動作を説明する。まず、左端の回線からモデム３０２
変復調信号が入力されると、アナログインターフエイス
部３０６でバンドパスフイルタ処理が行なわれ、そのア
ナログ信号がＡ／Ｄ変換されて受信部３０５に入力され
る。受信部３０５ではデイジタル信号処理により復調、
等化、判定処理が行なわれ受信データがデータクロツク
に同期してシリアルに出力され、シリアル／パラレル変
換部３０３でパラレルデータ（例えば８ビツト）に変換
され、インターフエイスレジスタ３０４に転送される。 この時、割り込み要求信号がホストのＭＰＵ３０１に対
して出力される。ＭＰＵ３０１側では割込み要求信号が
制御部３０５に入力されるとモデム３０２のインターフ
エイスレジスタ３０４からデータバスを経由し、レジス
タ３０６ａ，３０６ｂに８ビツトの受信データを読み込
む。この動作はデータを８ビツト受信する毎に繰り返さ
れる。
【０００３】次に、送信側の動作を図４を用いて説明す
る。まず、送信側のＭＰＵ４０１は最初の８ビツト送信
データをインターフエイスレジスタ４０４に書込む。そ
のデータはパラレル／シリアル変換部４０３でシリアル
データに変換され、送信部４０５で信号処理が行なわれ
アナログインターフエイス部４０６でＤ／Ａ変換されロ
ーパスフイルタ処理されて回線に出力される。
る。まず、送信側のＭＰＵ４０１は最初の８ビツト送信
データをインターフエイスレジスタ４０４に書込む。そ
のデータはパラレル／シリアル変換部４０３でシリアル
データに変換され、送信部４０５で信号処理が行なわれ
アナログインターフエイス部４０６でＤ／Ａ変換されロ
ーパスフイルタ処理されて回線に出力される。
【０００４】インターフエイスレジスタ４０４に書き込
まれたデータは、シリアル／パラレル変換部４０３のデ
ータがすべて送信部４０５に転送された時に、シリアル
／パラレル変換部４０３に転送され、その時に、ＭＰＵ
４０１に対して割込み要求信号が出力される。ＭＰＵ４
０１の制御部は割込み要求信号により割込みがかかり、
割込み処理の中で次の送信すべき８ビツトのデータをイ
ンターフエイスレジスタ４０４に出力する。この動作は
送信データ８ビツト毎に繰り返される。
まれたデータは、シリアル／パラレル変換部４０３のデ
ータがすべて送信部４０５に転送された時に、シリアル
／パラレル変換部４０３に転送され、その時に、ＭＰＵ
４０１に対して割込み要求信号が出力される。ＭＰＵ４
０１の制御部は割込み要求信号により割込みがかかり、
割込み処理の中で次の送信すべき８ビツトのデータをイ
ンターフエイスレジスタ４０４に出力する。この動作は
送信データ８ビツト毎に繰り返される。
【０００５】ここで送信側と受信側の動作を比較する。
送信側で書き込んだ８ビツトのデータが受信側のインタ
ーフエイスレジスタ４０４にそのまま再現されるとは限
らず、また回線の歪や雑音などの影響による伝送誤りは
ないと仮定しても、送受信の動作タイミングの違いによ
り、受信データのビツトずれが発生する。このため、従
来は、送信側で送信した１バイト毎に受信側で受信する
ときには、このずれを補正するために、送信側のレジス
タの３０６ａ，３０６ｂのように（図３）、受信側にも
２バイト分のレジスタ（仮に、３０６ａ’，３０６ｂ’
とする）を用意し、データを１ビツトずつシフトしなが
ら同期用のパターン（以下同期パターンと称す）を探す
ようなソフトウエアが用いられていた。
ーフエイスレジスタ４０４にそのまま再現されるとは限
らず、また回線の歪や雑音などの影響による伝送誤りは
ないと仮定しても、送受信の動作タイミングの違いによ
り、受信データのビツトずれが発生する。このため、従
来は、送信側で送信した１バイト毎に受信側で受信する
ときには、このずれを補正するために、送信側のレジス
タの３０６ａ，３０６ｂのように（図３）、受信側にも
２バイト分のレジスタ（仮に、３０６ａ’，３０６ｂ’
とする）を用意し、データを１ビツトずつシフトしなが
ら同期用のパターン（以下同期パターンと称す）を探す
ようなソフトウエアが用いられていた。
【０００６】同期パターンが８ビツトの場合の受信ソフ
トウエアの処理を図５を用いて説明する。まず、最初に
シフトビツト数のカウンタ（ＳＨＦＴＣＮＴ）に０をセ
ツトし、ステツプ（以下Ｓという）２で割込み処理によ
りモデムのインターフエイスレジスタからレジスタ３０
６ａ’にデータが読み込まれる。Ｓ３でレジスタ３０６
ａ’，３０６ｂ’が１ビツト右へシフトされ、Ｓ４でＳ
ＨＦＴＣＮＴの内容が１インクリメントされる。次にＳ
５でＳＨＦＴＣＮＴの内容を８と比較し、８以下の場合
Ｓ６に進み、レジスタ３０６ｂ’の内容を同期パターン
と比較し、一致しない場合は再びＳ３に戻りＳ６までの
処理を繰り返す。この繰り返しが８回行なわれてＳ６ま
での処理を繰り返す。この繰り返しが８回行われても同
期パターンが見つからなかつた時、すなわちＳ５でＳＨ
ＦＴＣＮＴの内容が８より大きいと判断された場合はＳ
１に戻り、新しい８ビツトの受信データに対しＳ６まで
の処理を行なう。このＳ１〜Ｓ６までの処理を同期パタ
ーンが見つかる（サーチされる）まで繰り返しＳ６で同
期パターンが見つかつた時にはＳ７に移り、レジスタ３
０６ａ’，３０６ｂ’を（８−ＳＨＦＴＣＮＴの内容）
のビツト数だけ右にシフトしておいてＳ８で割込み処理
によりレジスタ３０６ａ’にデータを取り込み、レジス
タ３０６ａ’，３０６ｂ’をＳＨＦＴＣＮＴの内容のビ
ツト数だけシフトすればレジスタ３０６ｂ’の内容は同
期パターンの直後の８ビツトとなる。以降Ｓ７〜Ｓ１０
の処理を繰り返すことによりレジスタ３０６ｂ’から、
送信側で送信した８ビツト単位でデータを読出していた
。
トウエアの処理を図５を用いて説明する。まず、最初に
シフトビツト数のカウンタ（ＳＨＦＴＣＮＴ）に０をセ
ツトし、ステツプ（以下Ｓという）２で割込み処理によ
りモデムのインターフエイスレジスタからレジスタ３０
６ａ’にデータが読み込まれる。Ｓ３でレジスタ３０６
ａ’，３０６ｂ’が１ビツト右へシフトされ、Ｓ４でＳ
ＨＦＴＣＮＴの内容が１インクリメントされる。次にＳ
５でＳＨＦＴＣＮＴの内容を８と比較し、８以下の場合
Ｓ６に進み、レジスタ３０６ｂ’の内容を同期パターン
と比較し、一致しない場合は再びＳ３に戻りＳ６までの
処理を繰り返す。この繰り返しが８回行なわれてＳ６ま
での処理を繰り返す。この繰り返しが８回行われても同
期パターンが見つからなかつた時、すなわちＳ５でＳＨ
ＦＴＣＮＴの内容が８より大きいと判断された場合はＳ
１に戻り、新しい８ビツトの受信データに対しＳ６まで
の処理を行なう。このＳ１〜Ｓ６までの処理を同期パタ
ーンが見つかる（サーチされる）まで繰り返しＳ６で同
期パターンが見つかつた時にはＳ７に移り、レジスタ３
０６ａ’，３０６ｂ’を（８−ＳＨＦＴＣＮＴの内容）
のビツト数だけ右にシフトしておいてＳ８で割込み処理
によりレジスタ３０６ａ’にデータを取り込み、レジス
タ３０６ａ’，３０６ｂ’をＳＨＦＴＣＮＴの内容のビ
ツト数だけシフトすればレジスタ３０６ｂ’の内容は同
期パターンの直後の８ビツトとなる。以降Ｓ７〜Ｓ１０
の処理を繰り返すことによりレジスタ３０６ｂ’から、
送信側で送信した８ビツト単位でデータを読出していた
。
【０００７】上記従来例ではモデムの受信データのパラ
レル出力のタイミングが不定のため、受信データを処理
するＭＰＵがビツトパターンのサーチを行なうための複
雑なソフトウエアによる処理が必要になり、また、受信
データをシフトするという欠点があつた。本発明は、上
述した従来例の欠点に鑑みてなされたものであり、その
目的とするところは、受信データ処理用のＭＰＵによる
同期パターンのサーチ処理及び受信データのシフト処理
を不要にできる変復調装置を提供する点にある。
レル出力のタイミングが不定のため、受信データを処理
するＭＰＵがビツトパターンのサーチを行なうための複
雑なソフトウエアによる処理が必要になり、また、受信
データをシフトするという欠点があつた。本発明は、上
述した従来例の欠点に鑑みてなされたものであり、その
目的とするところは、受信データ処理用のＭＰＵによる
同期パターンのサーチ処理及び受信データのシフト処理
を不要にできる変復調装置を提供する点にある。
【０００８】
【課題を解決するための手段】上述した課題を解決し、
目的を達成するため、本発明に係る変復調装置は、受信
データと同期をとるためのビツトパターンを設定する第
１の設定手段と、前記第１の設定手段で設定したビツト
パターンの有効ビツトを設定する第２の設定手段と、デ
ータを受信する受信手段と、前記第２の設定手段で設定
した有効ビツトに従つて前記第１の設定手段で設定した
ビツトパターンと前記受信手段で受信したデータとを比
較する比較手段と、前記比較手段の比較結果が一致の場
合に前記受信手段で受信したデータを出力する出力手段
とを備えることを特徴とする。
目的を達成するため、本発明に係る変復調装置は、受信
データと同期をとるためのビツトパターンを設定する第
１の設定手段と、前記第１の設定手段で設定したビツト
パターンの有効ビツトを設定する第２の設定手段と、デ
ータを受信する受信手段と、前記第２の設定手段で設定
した有効ビツトに従つて前記第１の設定手段で設定した
ビツトパターンと前記受信手段で受信したデータとを比
較する比較手段と、前記比較手段の比較結果が一致の場
合に前記受信手段で受信したデータを出力する出力手段
とを備えることを特徴とする。
【０００９】
【作用】かかる構成によれば、第１の設定手段は受信デ
ータと同期をとるためのビツトパターンを設定し、第２
の設定手段は第１の設定手段で設定したビツトパターン
の有効ビツトを設定し、受信手段はデータを受信し、比
較手段は第２の設定手段で設定した有効ビツトに従つて
第１の設定手段で設定したビツトパターンと受信手段で
受信したデータとを比較し、出力手段は比較手段の比較
結果が一致の場合に受信手段で受信したデータを出力す
る。
ータと同期をとるためのビツトパターンを設定し、第２
の設定手段は第１の設定手段で設定したビツトパターン
の有効ビツトを設定し、受信手段はデータを受信し、比
較手段は第２の設定手段で設定した有効ビツトに従つて
第１の設定手段で設定したビツトパターンと受信手段で
受信したデータとを比較し、出力手段は比較手段の比較
結果が一致の場合に受信手段で受信したデータを出力す
る。
【００１０】
【実施例】以下に添付図面を参照して、本発明の好適な
実施例を詳細に説明する。図１は本発明に係る変復調装
置の一実施例の構成を示すブロツク図である。同図にお
いて、１００は本実施例のモデムを示し、１０９はモデ
ム１００を制御するＭＰＵを示している。このＭＰＵ３
０５にはＲＯＭ１０９ａとＲＡＭ１０９ｂが接続されて
いる。ＲＯＭ１０９ａにはＭＰＵ１０９が動作するため
の後述の図６のフローチヤートに従うプログラム等を格
納しており、ＲＡＭ１０９ｂはＲＯＭ１０９ａのプログ
ラムのワークエリアとして用いられる。１０１はアナロ
グインターフエイス部、１０２は受信部、１０３はイン
ターフェイスレジスタ、１０４はシリアル／パラレル変
換器、１０５は転送信号発生器、１０６はマスクパター
ン設定レジスタ、１０７は比較器、１０８はビツトパタ
ーン設定レジスタ、１１０は回線をそれぞれ示している
。 以上の構成による動作を説明する。
実施例を詳細に説明する。図１は本発明に係る変復調装
置の一実施例の構成を示すブロツク図である。同図にお
いて、１００は本実施例のモデムを示し、１０９はモデ
ム１００を制御するＭＰＵを示している。このＭＰＵ３
０５にはＲＯＭ１０９ａとＲＡＭ１０９ｂが接続されて
いる。ＲＯＭ１０９ａにはＭＰＵ１０９が動作するため
の後述の図６のフローチヤートに従うプログラム等を格
納しており、ＲＡＭ１０９ｂはＲＯＭ１０９ａのプログ
ラムのワークエリアとして用いられる。１０１はアナロ
グインターフエイス部、１０２は受信部、１０３はイン
ターフェイスレジスタ、１０４はシリアル／パラレル変
換器、１０５は転送信号発生器、１０６はマスクパター
ン設定レジスタ、１０７は比較器、１０８はビツトパタ
ーン設定レジスタ、１１０は回線をそれぞれ示している
。 以上の構成による動作を説明する。
【００１１】アナログインターフエイス部１０１は回線
１１０からの受信信号に対しバンドパスフイルタ及びＡ
／Ｄ変換を行なう。受信部１０２は、アナログインター
フエイス部１０１からの受信データに従い信号処理（復
調処理を含む）を行い、復調された受信データをデータ
クロツクと共にシリアル／パラレル変換器１０４に入力
される。シリアル／パラレル変換器１０４からのパラレ
ル出力は、比較器１０７に入力されるとともにインター
フエイスレジスタ１０３の入力にも接続される。インタ
ーフエイスレジスタ１０３は外部のＭＰＵ１０９により
読出し可能である。比較器１０７の出力は転送信号発生
器１０５の入力に接続される。比較器１０７のマスクパ
ターン入力にはマスクパターン設定レジスタ１０６が接
続される。マスクパターン設定レジスタ１０６には外部
のＭＰＵ１０９によりデータの書き込みが可能である。 比較器１０７の他の一方の比較入力にはビツトパターン
設定レジスタ１０８の出力が接続され、ビツトパターン
設定レジスタ１０８には外部のＭＰＵ１０９によりデー
タを書き込むことが可能である。転送信号発生器１０５
には受信部１０２からデータクロツクが供給され、同発
生器１０５の出力はインターフエイスレジスタ１０３の
書き込み信号入力として使用されるとともに外部のＭＰ
Ｕ１０９に対する割込み要求信号として出力される。
１１０からの受信信号に対しバンドパスフイルタ及びＡ
／Ｄ変換を行なう。受信部１０２は、アナログインター
フエイス部１０１からの受信データに従い信号処理（復
調処理を含む）を行い、復調された受信データをデータ
クロツクと共にシリアル／パラレル変換器１０４に入力
される。シリアル／パラレル変換器１０４からのパラレ
ル出力は、比較器１０７に入力されるとともにインター
フエイスレジスタ１０３の入力にも接続される。インタ
ーフエイスレジスタ１０３は外部のＭＰＵ１０９により
読出し可能である。比較器１０７の出力は転送信号発生
器１０５の入力に接続される。比較器１０７のマスクパ
ターン入力にはマスクパターン設定レジスタ１０６が接
続される。マスクパターン設定レジスタ１０６には外部
のＭＰＵ１０９によりデータの書き込みが可能である。 比較器１０７の他の一方の比較入力にはビツトパターン
設定レジスタ１０８の出力が接続され、ビツトパターン
設定レジスタ１０８には外部のＭＰＵ１０９によりデー
タを書き込むことが可能である。転送信号発生器１０５
には受信部１０２からデータクロツクが供給され、同発
生器１０５の出力はインターフエイスレジスタ１０３の
書き込み信号入力として使用されるとともに外部のＭＰ
Ｕ１０９に対する割込み要求信号として出力される。
【００１２】ここではシリアル／パラレル変換器１０４
、マスクパターン設定レジスタ１０６、比較器１０７、
ビツトパターン設定レジスタ１０８の各ビツト数は１６
ビツトであり、ＭＰＵ１０９とモデム１００との接続バ
スのビツト数は８ビツトである。この接続状態でフアク
シミリの受信動作を行なつたとすると、通常コマンドを
受信するためには、ＨＤＬＣにフレーミングされたコマ
ンドの前にプリアンブルと呼ばれる８ビツトデータ（０
１１１１１１０）が約１秒間連続して送出されるため、
ホストのＭＰＵ１０９はこのビツトパターンをサーチし
なければならなくなる。このときのＭＰＵ１０９のソフ
トウエアによる動作を以下に説明する。
、マスクパターン設定レジスタ１０６、比較器１０７、
ビツトパターン設定レジスタ１０８の各ビツト数は１６
ビツトであり、ＭＰＵ１０９とモデム１００との接続バ
スのビツト数は８ビツトである。この接続状態でフアク
シミリの受信動作を行なつたとすると、通常コマンドを
受信するためには、ＨＤＬＣにフレーミングされたコマ
ンドの前にプリアンブルと呼ばれる８ビツトデータ（０
１１１１１１０）が約１秒間連続して送出されるため、
ホストのＭＰＵ１０９はこのビツトパターンをサーチし
なければならなくなる。このときのＭＰＵ１０９のソフ
トウエアによる動作を以下に説明する。
【００１３】図６は本実施例の受信動作を説明するフロ
ーチヤートである。まず、Ｓ２１とＳ２２でビツトパタ
ーン設定レジスタ１０８のＬＳＢ側８ビツトとＭＳＢ側
８ビツトに０１１１１１１０（１６進で７Ｅ）を書込み
、Ｓ２３、Ｓ２４でマスクパターン設定レジスタ１０６
のＬＳＢ側の８ビツトとＭＳＢ側の８ビツトに１１１１
１１１１（ＦＦ）を書き込む。
ーチヤートである。まず、Ｓ２１とＳ２２でビツトパタ
ーン設定レジスタ１０８のＬＳＢ側８ビツトとＭＳＢ側
８ビツトに０１１１１１１０（１６進で７Ｅ）を書込み
、Ｓ２３、Ｓ２４でマスクパターン設定レジスタ１０６
のＬＳＢ側の８ビツトとＭＳＢ側の８ビツトに１１１１
１１１１（ＦＦ）を書き込む。
【００１４】このように初期設定することにより、０１
１１１１１００１１１１１１０（７Ｅ７Ｅ）を受信した
ときに図１に示す比較器１０７の出力がＯＮとなる。そ
のときから転送信号発生器１０５が動作を開始して、デ
ータクロツク８ビツト毎に転送信号を発生するため、そ
のタイミングに同期してＭＰＵ１０９に割込みがかかる
ことになる。したがつてＭＰＵ１０９はＳ２１〜Ｓ２４
の初期設定を済ませてしまえば、その後は割込みにより
１バイト毎にデータを取り込むだけで送信側で送信した
１バイト単位のデータを読出すことができる。
１１１１１００１１１１１１０（７Ｅ７Ｅ）を受信した
ときに図１に示す比較器１０７の出力がＯＮとなる。そ
のときから転送信号発生器１０５が動作を開始して、デ
ータクロツク８ビツト毎に転送信号を発生するため、そ
のタイミングに同期してＭＰＵ１０９に割込みがかかる
ことになる。したがつてＭＰＵ１０９はＳ２１〜Ｓ２４
の初期設定を済ませてしまえば、その後は割込みにより
１バイト毎にデータを取り込むだけで送信側で送信した
１バイト単位のデータを読出すことができる。
【００１５】次に、本実施例の要部の構成を更に詳しく
動作を説明する。図２は本実施例のモデム１００の要部
の構成を詳細に示す回路図である。図２では、特にシリ
アル／パラレル変換器１０４、マスクパターン設定レジ
スタ１０６、比較器１０７、ビツトパターン設定レジス
タ１０８の部分の回路例を示している。
動作を説明する。図２は本実施例のモデム１００の要部
の構成を詳細に示す回路図である。図２では、特にシリ
アル／パラレル変換器１０４、マスクパターン設定レジ
スタ１０６、比較器１０７、ビツトパターン設定レジス
タ１０８の部分の回路例を示している。
【００１６】図２において、２００１〜２１１６の部分
が比較器１０７を構成している。詳しくは、２０００は
ＡＮＤゲート、２００１〜２０１６はＮＡＮＤゲート、
２１０１〜２１１６はＥＯＲゲート、２２０１〜２２１
６，２３０１〜２３１６，２４０１〜２４１６はフリツ
プフロツプ（以下ＦＦと称す）をそれぞれ示している。 ＡＮＤゲート２０００の入力にはＮＡＮＤゲート２００
１〜２０１６の出力が接続される。ＮＡＮＤゲート２０
０１〜２０１６の一方の入力にはそれぞれＥＯＲゲート
２１０１〜２１１６の出力が接続され、他方の入力には
それぞれＦＦ２３０１〜２３１６の出力が接続される。 ＥＯＲゲート２１０１〜２１１６の一方の入力にはそれ
ぞれＦＦ２４０１〜２４１６の各出力が接続され、他方
の入力にはＦＦ２２０１〜２２１６の各出力が接続され
る。１６個のＦＦ２４１０〜２４１６は受信データをパ
ラレルデータに変換するシリアル／パラレル変換器１０
４を構成するが、データクロツクによる受信データのシ
フトレジスタである。８個のＦＦ２３０１〜２３１６の
入力は並列にデータバスに接続され、それぞれ８ビツト
に構成され、外部のＭＰＵ１０９により任意のデータの
書込みが可能である。１６個のＦＦ２３０１〜２３１６
のリセツト入力にはＦＦ２５００の出力が接続される。
が比較器１０７を構成している。詳しくは、２０００は
ＡＮＤゲート、２００１〜２０１６はＮＡＮＤゲート、
２１０１〜２１１６はＥＯＲゲート、２２０１〜２２１
６，２３０１〜２３１６，２４０１〜２４１６はフリツ
プフロツプ（以下ＦＦと称す）をそれぞれ示している。 ＡＮＤゲート２０００の入力にはＮＡＮＤゲート２００
１〜２０１６の出力が接続される。ＮＡＮＤゲート２０
０１〜２０１６の一方の入力にはそれぞれＥＯＲゲート
２１０１〜２１１６の出力が接続され、他方の入力には
それぞれＦＦ２３０１〜２３１６の出力が接続される。 ＥＯＲゲート２１０１〜２１１６の一方の入力にはそれ
ぞれＦＦ２４０１〜２４１６の各出力が接続され、他方
の入力にはＦＦ２２０１〜２２１６の各出力が接続され
る。１６個のＦＦ２４１０〜２４１６は受信データをパ
ラレルデータに変換するシリアル／パラレル変換器１０
４を構成するが、データクロツクによる受信データのシ
フトレジスタである。８個のＦＦ２３０１〜２３１６の
入力は並列にデータバスに接続され、それぞれ８ビツト
に構成され、外部のＭＰＵ１０９により任意のデータの
書込みが可能である。１６個のＦＦ２３０１〜２３１６
のリセツト入力にはＦＦ２５００の出力が接続される。
【００１７】ＦＦ２５００のクロック入力にはインバー
タ２５０１により反転されたデータクロックが接続され
る。ＦＦ２２０１〜２２１６で構成されるビツトパター
ン設定レジスタ１０８において、ＦＦ２２０１〜２２０
８とＦＦ２２０９〜２２１６の各８個の入力は並列にデ
ータバスに接続され、外部のＭＰＵ１０９から一ＦＦ当
たり８ビツト毎に任意のデータの書込みが可能である。
タ２５０１により反転されたデータクロックが接続され
る。ＦＦ２２０１〜２２１６で構成されるビツトパター
ン設定レジスタ１０８において、ＦＦ２２０１〜２２０
８とＦＦ２２０９〜２２１６の各８個の入力は並列にデ
ータバスに接続され、外部のＭＰＵ１０９から一ＦＦ当
たり８ビツト毎に任意のデータの書込みが可能である。
【００１８】以上の構成での動作は、シリアル／パラレ
ル変換器１０４のＦＦ２４０１〜２４１６の各出力と対
応するビツトパターン設定レジスタ１０８のＦＦ２２０
１〜２２１６の各出力が一致した場合、比較器１０７の
中のＮＡＮＤゲート２１０１〜２０１６の出力はすべて
１となる。その結果、ＡＮＤゲート２０００の出力すな
わち比較器１０７の出力が１（ＯＮ）となる。また、Ａ
ＮＤゲート２０００の出力は、マスクパターン設定レジ
スタ１０６のＦＦ２３０１〜２３１６のすべてのリセツ
ト端子に接続されているため、１となるとＦＦ２３０１
〜２３１６の出力はすべて０となる。このため、ＮＡＮ
Ｄゲート２００１〜２０１６の出力はすべて１になり、
シリアル／パラレル変換器１０４のデータが変化し、Ｅ
ＯＲ２１０１〜２１１６の出力の中のどれかが１になつ
てもＡＮＤゲート２０００の出力は１に固定される。し
たがつてこの出力（１）によつて制御される図１の転送
信号発生器１０５は、比較器１０７の出力が１となつた
ときから８ビツト受信する毎に転送信号を出力し続ける
ことができる。
ル変換器１０４のＦＦ２４０１〜２４１６の各出力と対
応するビツトパターン設定レジスタ１０８のＦＦ２２０
１〜２２１６の各出力が一致した場合、比較器１０７の
中のＮＡＮＤゲート２１０１〜２０１６の出力はすべて
１となる。その結果、ＡＮＤゲート２０００の出力すな
わち比較器１０７の出力が１（ＯＮ）となる。また、Ａ
ＮＤゲート２０００の出力は、マスクパターン設定レジ
スタ１０６のＦＦ２３０１〜２３１６のすべてのリセツ
ト端子に接続されているため、１となるとＦＦ２３０１
〜２３１６の出力はすべて０となる。このため、ＮＡＮ
Ｄゲート２００１〜２０１６の出力はすべて１になり、
シリアル／パラレル変換器１０４のデータが変化し、Ｅ
ＯＲ２１０１〜２１１６の出力の中のどれかが１になつ
てもＡＮＤゲート２０００の出力は１に固定される。し
たがつてこの出力（１）によつて制御される図１の転送
信号発生器１０５は、比較器１０７の出力が１となつた
ときから８ビツト受信する毎に転送信号を出力し続ける
ことができる。
【００１９】また、フアクシミリにおける画信号受信の
場合の動作を説明する。画信号の先頭にはＥＯＬ（Ｅｎ
ｄ Ｏｆ Ｌｉｎｅ）が付加されているので、この
符号のビツトパターンが受信されたときからＭＰＵ１０
９に対して割込み出力を開始するためには、まず、ＥＯ
Ｌのビツトパターンは１０００００００００００の１２
ビツトであり、ＥＯＬに続いて１次元符号化か二次元符
号化を示す付加ビツトが１ビツト追加され次から画信号
となる場合、付加ビツトについては１あるいは０かを決
定できないため、マスクパターン設定レジスタとビツト
パターン設定レジスタに設定する値は、それぞれ
場合の動作を説明する。画信号の先頭にはＥＯＬ（Ｅｎ
ｄ Ｏｆ Ｌｉｎｅ）が付加されているので、この
符号のビツトパターンが受信されたときからＭＰＵ１０
９に対して割込み出力を開始するためには、まず、ＥＯ
Ｌのビツトパターンは１０００００００００００の１２
ビツトであり、ＥＯＬに続いて１次元符号化か二次元符
号化を示す付加ビツトが１ビツト追加され次から画信号
となる場合、付加ビツトについては１あるいは０かを決
定できないため、マスクパターン設定レジスタとビツト
パターン設定レジスタに設定する値は、それぞれ
【００
２０】
２０】
【数１】
【００２１】の各１６ビツトである。マスクパターン設
定レジスタ１０６に上記データがセツトされた場合、Ｍ
ＳＢ側の１ビツトとＬＳＢ側３ビツトは受信ビツトパタ
ーンが一致しないときでも図２に示す４つのＮＡＮＤゲ
ート２０１６、２００３、２００２、２００１の入力が
０となる。このため各ＮＡＮＤゲート２０１６、２００
３、２００２、２００１の出力は１となり、他方の入力
すなわちシリアル／パラレル変換器１０４とビツトパタ
ーン設定レジスタ１０８の対応するビツトが一致したか
不一致かは、無関係となる。したがつてＥＯＬに相当す
るビツト部分の一致により比較器１０７の出力が１とな
り、その時点から受信データを８ビツト毎にインターフ
エイスレジスタ１０３に転送するとともに、外部のＭＰ
Ｕ１０９に対して割込み要求信号を出力することが可能
である。
定レジスタ１０６に上記データがセツトされた場合、Ｍ
ＳＢ側の１ビツトとＬＳＢ側３ビツトは受信ビツトパタ
ーンが一致しないときでも図２に示す４つのＮＡＮＤゲ
ート２０１６、２００３、２００２、２００１の入力が
０となる。このため各ＮＡＮＤゲート２０１６、２００
３、２００２、２００１の出力は１となり、他方の入力
すなわちシリアル／パラレル変換器１０４とビツトパタ
ーン設定レジスタ１０８の対応するビツトが一致したか
不一致かは、無関係となる。したがつてＥＯＬに相当す
るビツト部分の一致により比較器１０７の出力が１とな
り、その時点から受信データを８ビツト毎にインターフ
エイスレジスタ１０３に転送するとともに、外部のＭＰ
Ｕ１０９に対して割込み要求信号を出力することが可能
である。
【００２２】以上説明したように、本実施例によれば、
パラレルデータ出力が可能なモデムに、受信データビツ
トパターンを設定する手段とそのビツトパターンの各ビ
ツトの有効あるいは無効を設定する手段と、その有効部
分のビツトパターンと受信データ列を比較する手段とそ
の有効部分のビツトパターンが一致した時点から、受信
データを外部にパラレル出力する手段を付加することに
より、モデム制御のためのＭＰＵなどのソフトウエアの
負担を大幅に軽減することができる。
パラレルデータ出力が可能なモデムに、受信データビツ
トパターンを設定する手段とそのビツトパターンの各ビ
ツトの有効あるいは無効を設定する手段と、その有効部
分のビツトパターンと受信データ列を比較する手段とそ
の有効部分のビツトパターンが一致した時点から、受信
データを外部にパラレル出力する手段を付加することに
より、モデム制御のためのＭＰＵなどのソフトウエアの
負担を大幅に軽減することができる。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
モデム制御のためのＭＰＵなどのソフトウエアの負担を
大幅に軽減することができる。
モデム制御のためのＭＰＵなどのソフトウエアの負担を
大幅に軽減することができる。
【図１】本発明に係る変復調装置の一実施例の構成を示
すブロツク図である。
すブロツク図である。
【図２】本実施例のモデム１００の要部の構成を詳細に
示す回路図である。
示す回路図である。
【図３】従来例によるフアクシミリの受信構成を説明す
るブロツク図である。
るブロツク図である。
【図４】従来例によるフアクシミリの送信構成を説明す
るブロツク図である。
るブロツク図である。
【図５】従来例による受信動作を説明するフローチヤー
トである。
トである。
【図６】本実施例の受信動作を説明するフローチヤート
である。
である。
１００，３０２，４０２ モデム
１０１，３０６，４０６ アナログインタフエイス部
１０２，３０５ 受信部 １０３，３０４，４０４ インタフエイスレジスタ１
０４，３０３ シリアル／パラレル変換器１０５
転送信号発生器 １０６ マスクパターン設定レジスタ１０７ 比較
器 １０８ ビツトパターン設定レジスタ１０９，４０１
ＭＰＵ １１０ 回線 ３０５ 制御部 ４０３ パラレル／シリアル変換器 ４０５ 送信部 ３０６ａ，３０６ｂ レジスタ ２０００ ＡＮＤゲート ２００１〜２０１６ ＮＡＮＤゲート２１０１〜２１
１６ ＥＯＲゲート ２２０１〜２２１６，２３０１〜２３１６，２４０１〜
２４１６ ＦＦ
１０２，３０５ 受信部 １０３，３０４，４０４ インタフエイスレジスタ１
０４，３０３ シリアル／パラレル変換器１０５
転送信号発生器 １０６ マスクパターン設定レジスタ１０７ 比較
器 １０８ ビツトパターン設定レジスタ１０９，４０１
ＭＰＵ １１０ 回線 ３０５ 制御部 ４０３ パラレル／シリアル変換器 ４０５ 送信部 ３０６ａ，３０６ｂ レジスタ ２０００ ＡＮＤゲート ２００１〜２０１６ ＮＡＮＤゲート２１０１〜２１
１６ ＥＯＲゲート ２２０１〜２２１６，２３０１〜２３１６，２４０１〜
２４１６ ＦＦ
Claims (3)
- 【請求項１】受信データと同期をとるためのビツトパタ
ーンを設定する第１の設定手段と、前記第１の設定手段
で設定したビツトパターンの有効ビツトを設定する第２
の設定手段と、データを受信する受信手段と、前記第２
の設定手段で設定した有効ビツトに従つて前記第１の設
定手段で設定したビツトパターンと前記受信手段で受信
したデータとを比較する比較手段と、前記比較手段の比
較結果が一致の場合に前記受信手段で受信したデータを
出力する出力手段とを備えることを特徴とする変復調装
置。 - 【請求項２】前記第２の設定手段は有効ビツトをマスク
パターンで表すことを特徴とする請求項１記載の変復調
装置。 - 【請求項３】前記第１の設定手段および前記第２の設定
手段はそれぞれパターンを格納するレジスタを具備した
ことを特徴とする請求項１記載の変復調装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028228A JP2947955B2 (ja) | 1991-02-22 | 1991-02-22 | モデム装置 |
| EP92400457A EP0500469B1 (en) | 1991-02-22 | 1992-02-21 | Synchronisation circuit for a demodulation device and a communication processing apparatus provided with same |
| DE69229196T DE69229196T2 (de) | 1991-02-22 | 1992-02-21 | Synchronisationsanordnung für Demodulationsgerät und Kommunikationsverarbeitungsvorrichtung, die mit einem solchen Gerät ausgestattet ist |
| US08/430,163 US5734684A (en) | 1991-02-22 | 1995-04-27 | Demodulation device and communication processing apparatus provided with same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028228A JP2947955B2 (ja) | 1991-02-22 | 1991-02-22 | モデム装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04267653A true JPH04267653A (ja) | 1992-09-24 |
| JP2947955B2 JP2947955B2 (ja) | 1999-09-13 |
Family
ID=12242747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3028228A Expired - Lifetime JP2947955B2 (ja) | 1991-02-22 | 1991-02-22 | モデム装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5734684A (ja) |
| EP (1) | EP0500469B1 (ja) |
| JP (1) | JP2947955B2 (ja) |
| DE (1) | DE69229196T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006115079A (ja) * | 2004-10-13 | 2006-04-27 | Matsushita Electric Ind Co Ltd | 受信装置およびプログラム |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5901351A (en) * | 1996-05-22 | 1999-05-04 | Motorola, Inc. | Method and apparatus for detection of fraudulent users in a communication system using signaling-channel phase shift |
| US6278744B1 (en) | 1996-11-15 | 2001-08-21 | Conexant Systems, Inc. | System for controlling and shaping the spectrum and redundancy of signal-point limited transmission |
| US6192087B1 (en) | 1996-11-15 | 2001-02-20 | Conexant Systems, Inc. | Method and apparatus for spectral shaping in signal-point limited transmission systems |
| US6643717B1 (en) * | 1999-11-10 | 2003-11-04 | Digi International Inc. | Flow control |
| US6629164B1 (en) | 1999-11-10 | 2003-09-30 | Digi International Inc. | Character counter and match registers in a serial interface |
| US20010055348A1 (en) * | 2000-03-31 | 2001-12-27 | Anderson Christopher L. | Sequential quadrant demodulation of digitally modulated radio signals |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61134136A (ja) * | 1984-12-05 | 1986-06-21 | Nec Corp | パ−ソナル無線機 |
| JPS61270999A (ja) * | 1985-05-27 | 1986-12-01 | Nec Corp | フレ−ム同期回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4725812A (en) * | 1984-06-04 | 1988-02-16 | Siemens Aktiengesellschaft | Circuit arrangement for identifying specific bit patterns, particularly bit patterns forming synchronization signals and check loop signals and appearing as serial binary signals |
| US4847877A (en) * | 1986-11-28 | 1989-07-11 | International Business Machines Corporation | Method and apparatus for detecting a predetermined bit pattern within a serial bit stream |
-
1991
- 1991-02-22 JP JP3028228A patent/JP2947955B2/ja not_active Expired - Lifetime
-
1992
- 1992-02-21 EP EP92400457A patent/EP0500469B1/en not_active Expired - Lifetime
- 1992-02-21 DE DE69229196T patent/DE69229196T2/de not_active Expired - Fee Related
-
1995
- 1995-04-27 US US08/430,163 patent/US5734684A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61134136A (ja) * | 1984-12-05 | 1986-06-21 | Nec Corp | パ−ソナル無線機 |
| JPS61270999A (ja) * | 1985-05-27 | 1986-12-01 | Nec Corp | フレ−ム同期回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006115079A (ja) * | 2004-10-13 | 2006-04-27 | Matsushita Electric Ind Co Ltd | 受信装置およびプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2947955B2 (ja) | 1999-09-13 |
| EP0500469A2 (en) | 1992-08-26 |
| EP0500469A3 (en) | 1993-01-13 |
| EP0500469B1 (en) | 1999-05-19 |
| US5734684A (en) | 1998-03-31 |
| DE69229196T2 (de) | 1999-10-28 |
| DE69229196D1 (de) | 1999-06-24 |
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Legal Events
| Date | Code | Title | Description |
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