JPH0426250B2 - - Google Patents
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- JPH0426250B2 JPH0426250B2 JP21650585A JP21650585A JPH0426250B2 JP H0426250 B2 JPH0426250 B2 JP H0426250B2 JP 21650585 A JP21650585 A JP 21650585A JP 21650585 A JP21650585 A JP 21650585A JP H0426250 B2 JPH0426250 B2 JP H0426250B2
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- transistors
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- 238000010586 diagram Methods 0.000 description 7
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、たとえば実効チヤネル長が1μm以下
のMIS−FET（絶縁ゲート型電界効果トランジス
タ）を有するサブミクロン半導体集積回路に使用
されるトランスフアゲートに係り、特に相補性の
トランジスタを並列に設けてなるCMIS（相補性
絶縁ゲート型）トランスフアゲートに関する。
のMIS−FET（絶縁ゲート型電界効果トランジス
タ）を有するサブミクロン半導体集積回路に使用
されるトランスフアゲートに係り、特に相補性の
トランジスタを並列に設けてなるCMIS（相補性
絶縁ゲート型）トランスフアゲートに関する。
MISトランジスタとして実用化されている
MOS（酸化膜ゲート）トランジスタの実効チヤネ
ル長が1μm以下になると、ドレイン近傍で発生し
たホツトキヤリアがトランジスタの閾値電圧やコ
ンダクタンスを変動させる現象が知られている。
この現象は、サブミクロンゲート長のVLSI（超大
規模集積回路）の信頼性を低下させるので由々し
き問題であり、種々の対応が試みられている。た
とえば、ドレインの不純物濃度分布を制御するこ
とにより閾値変動の少ないMOSトランジスタを
構成することが試みられている。しかし、このこ
とによる改善効果は高々１桁程度であり、信頼性
は未だ十分ではない。このホツトキヤリアによる
MOSトランジスタの劣化は、基板電流が大きけ
れば大きいほど劣化も激しいことが知られている
（E.TAKEDA他，“Hot−Carrier Effects in
Submicron VLSIS”1983年VLSIシンポジウム，
104頁）。また、基板電流は、MOSトランジスタ
のドレイン・ソース電圧VDSに指数函数的に依存
し、この電圧VDSを降下させることはホツトキヤ
リアの発生を激減し得ることも知られている。
MOS（酸化膜ゲート）トランジスタの実効チヤネ
ル長が1μm以下になると、ドレイン近傍で発生し
たホツトキヤリアがトランジスタの閾値電圧やコ
ンダクタンスを変動させる現象が知られている。
この現象は、サブミクロンゲート長のVLSI（超大
規模集積回路）の信頼性を低下させるので由々し
き問題であり、種々の対応が試みられている。た
とえば、ドレインの不純物濃度分布を制御するこ
とにより閾値変動の少ないMOSトランジスタを
構成することが試みられている。しかし、このこ
とによる改善効果は高々１桁程度であり、信頼性
は未だ十分ではない。このホツトキヤリアによる
MOSトランジスタの劣化は、基板電流が大きけ
れば大きいほど劣化も激しいことが知られている
（E.TAKEDA他，“Hot−Carrier Effects in
Submicron VLSIS”1983年VLSIシンポジウム，
104頁）。また、基板電流は、MOSトランジスタ
のドレイン・ソース電圧VDSに指数函数的に依存
し、この電圧VDSを降下させることはホツトキヤ
リアの発生を激減し得ることも知られている。
ところで、上述したようなMOSトランジスタ
を使用した回路の１つにCMOSトランスフアゲ
ートがあり、その従来の回路を第６図に示してい
る。即ち、入力ノードN1と出力ノードN2との間
に、Ｎチヤネルエンハンスメント型（Ｅ型）トラ
ンジスタQNとＰチヤネルＥ型トランジスタQPと
が並列に接続されており、上記トランジスタQN，
QPの各ゲートに相補的な制御信号φ，が与え
られる。
を使用した回路の１つにCMOSトランスフアゲ
ートがあり、その従来の回路を第６図に示してい
る。即ち、入力ノードN1と出力ノードN2との間
に、Ｎチヤネルエンハンスメント型（Ｅ型）トラ
ンジスタQNとＰチヤネルＥ型トランジスタQPと
が並列に接続されており、上記トランジスタQN，
QPの各ゲートに相補的な制御信号φ，が与え
られる。
上記回路において、第７図に示すように入力ノ
ードN1の電圧をたとえば0Vと5Vとの間でパルス
的に変化させると共に制御信号φ，をたとえば
0Vと5Vとの間でパルス的に変化させて駆動した
とき、出力ノードN2の電圧は一般に良く使用さ
れている回路シミユレータ「SPICE」によつて
図示の如く変化することが求まる。このように回
路を駆動したときにおけるＮチヤネルトランジス
タQNのドレイン・ソース電圧VDSとゲート・ソー
ス電圧VGSの軌跡は第８図中に示すようになる。
即ち、第７図におけるタイミングt0のときは、入
力ノードN1の電圧が0Vから5Vに変化するのに伴
つてVGS＝０のままVDSが0Vから5Vに変化する。
次に、第７図におけるタイミングt0からt2までの
間は、VGS＝０，VDS＝5Vのままである。次に、
第７図におけるタイミングt2からt4までの間は、
トランジスタQN，QPがオフからオンに変化し、
出力ノードN2の電位が0Vから5Vに変化するのに
伴つてVGSが0Vから2V程度まで上つて再び0Vに
なると共にVDSが5Vから0Vまで変化する。次に、
第７図におけるタイミングt4からt5までの間は、
制御信号φが5Vから0Vに変化するのに伴つて
VGSが0Vから−5Vになる。次に、第７図におけ
るタイミングt5からt6までの間はVGS＝−5Vのま
まである。次に、第７図におけるタイミングt6か
らt7までの間は、入力ノードN1の電圧が5Vから
0Vに変化するのに伴つてVGSが−5Vから0Vにな
ると共にVDSが出力ノードN2の電位まで上昇す
る。次に、第７図におけるタイミングt8で制御信
号φが再び0Vから5Vに変化し、出力ノードN2の
電位が0Vまで低下するのに伴つてVGSが0Vから
5Vになると共にVDSが0Vまで低下する。次に、
第７図におけるタイミングt9からt10までの間は
VGS＝5Vのままであり、タイミングt10からt11ま
での間は制御信号φが再び5Vから0Vに変化する
のに伴つてVGSは5Vから0Vになる。
ードN1の電圧をたとえば0Vと5Vとの間でパルス
的に変化させると共に制御信号φ，をたとえば
0Vと5Vとの間でパルス的に変化させて駆動した
とき、出力ノードN2の電圧は一般に良く使用さ
れている回路シミユレータ「SPICE」によつて
図示の如く変化することが求まる。このように回
路を駆動したときにおけるＮチヤネルトランジス
タQNのドレイン・ソース電圧VDSとゲート・ソー
ス電圧VGSの軌跡は第８図中に示すようになる。
即ち、第７図におけるタイミングt0のときは、入
力ノードN1の電圧が0Vから5Vに変化するのに伴
つてVGS＝０のままVDSが0Vから5Vに変化する。
次に、第７図におけるタイミングt0からt2までの
間は、VGS＝０，VDS＝5Vのままである。次に、
第７図におけるタイミングt2からt4までの間は、
トランジスタQN，QPがオフからオンに変化し、
出力ノードN2の電位が0Vから5Vに変化するのに
伴つてVGSが0Vから2V程度まで上つて再び0Vに
なると共にVDSが5Vから0Vまで変化する。次に、
第７図におけるタイミングt4からt5までの間は、
制御信号φが5Vから0Vに変化するのに伴つて
VGSが0Vから−5Vになる。次に、第７図におけ
るタイミングt5からt6までの間はVGS＝−5Vのま
まである。次に、第７図におけるタイミングt6か
らt7までの間は、入力ノードN1の電圧が5Vから
0Vに変化するのに伴つてVGSが−5Vから0Vにな
ると共にVDSが出力ノードN2の電位まで上昇す
る。次に、第７図におけるタイミングt8で制御信
号φが再び0Vから5Vに変化し、出力ノードN2の
電位が0Vまで低下するのに伴つてVGSが0Vから
5Vになると共にVDSが0Vまで低下する。次に、
第７図におけるタイミングt9からt10までの間は
VGS＝5Vのままであり、タイミングt10からt11ま
での間は制御信号φが再び5Vから0Vに変化する
のに伴つてVGSは5Vから0Vになる。
なお、第８図中の斜線表示領域は基板電流が大
きく、ホツトキヤリアが多量に発生することが知
られており、この領域での使用、換言すれば前記
VGS−VDSの軌跡が上記領域を通過することは信
頼性上問題があることが“Hot−Carrier
Suppressed VLSI wish Submicron Geometry”
T.Sakurai，M.Kakumu，T.Iizuka，IEEE
International Solid−State Circuit Conf.Digest
of Tech Papers，PP.272〜273，Feb.15（1985）
にも詳述されている。
きく、ホツトキヤリアが多量に発生することが知
られており、この領域での使用、換言すれば前記
VGS−VDSの軌跡が上記領域を通過することは信
頼性上問題があることが“Hot−Carrier
Suppressed VLSI wish Submicron Geometry”
T.Sakurai，M.Kakumu，T.Iizuka，IEEE
International Solid−State Circuit Conf.Digest
of Tech Papers，PP.272〜273，Feb.15（1985）
にも詳述されている。
然るに、第８図に示した特性からも分るよう
に、従来のCMOSトランスフアゲートのＮチヤ
ネルトランジスタQNはVGS−VDSの軌跡が基板電
流の大きな領域を通るのでホツトキヤリアの多量
の発生による劣化が激しく信頼性上問題がある。
なお、Ｐチヤネルトランジスタは、一般的にＮチ
ヤネルトランジスタより３桁程ホツトキヤリアが
少ないと言われており、信頼性が比較的高い。上
記したようなＮチヤネルトランジスタの信頼性低
下の問題に対する解決策として、CMOSトラン
フアゲートが使用される回路の電源電圧を現在の
5Vからたとえば3Vに低下させてドレイン近傍の
高電界を減少させることによつて基板電流を減少
させることも考えられる。しかし、このような電
源電圧を3/5に減じると、回路の動作速度がほぼ
３／５に低減されてしまう。このことは、折角、ゲ
ート長の短かいトランジスタを使つて高速、大容
量のVLSIを作る目的に相反することになつてし
まう。なお、サブミクロンVLSIにおけるCMOS
インバータ、ノア回路、ナンド回路等の論理回路
については、上記のように電源電圧を低減させる
ことなく高信頼性を得るようにホツトキヤリアを
抑制し得る回路が本願出願人の出願に係る特願昭
60−13068号により提案されているが、CMOSト
ランスフアゲートについては高信頼性化のための
手法が未だ提案されていない。このため、
CMOSトランスフアゲートを含むサブミクロン
ゲート集積回路は、信頼性上の問題により、結
局、電源電圧を降下させるなどの手段に頼らざる
を得ず、動作の高速化を十分には追求できなかつ
た。
に、従来のCMOSトランスフアゲートのＮチヤ
ネルトランジスタQNはVGS−VDSの軌跡が基板電
流の大きな領域を通るのでホツトキヤリアの多量
の発生による劣化が激しく信頼性上問題がある。
なお、Ｐチヤネルトランジスタは、一般的にＮチ
ヤネルトランジスタより３桁程ホツトキヤリアが
少ないと言われており、信頼性が比較的高い。上
記したようなＮチヤネルトランジスタの信頼性低
下の問題に対する解決策として、CMOSトラン
フアゲートが使用される回路の電源電圧を現在の
5Vからたとえば3Vに低下させてドレイン近傍の
高電界を減少させることによつて基板電流を減少
させることも考えられる。しかし、このような電
源電圧を3/5に減じると、回路の動作速度がほぼ
３／５に低減されてしまう。このことは、折角、ゲ
ート長の短かいトランジスタを使つて高速、大容
量のVLSIを作る目的に相反することになつてし
まう。なお、サブミクロンVLSIにおけるCMOS
インバータ、ノア回路、ナンド回路等の論理回路
については、上記のように電源電圧を低減させる
ことなく高信頼性を得るようにホツトキヤリアを
抑制し得る回路が本願出願人の出願に係る特願昭
60−13068号により提案されているが、CMOSト
ランスフアゲートについては高信頼性化のための
手法が未だ提案されていない。このため、
CMOSトランスフアゲートを含むサブミクロン
ゲート集積回路は、信頼性上の問題により、結
局、電源電圧を降下させるなどの手段に頼らざる
を得ず、動作の高速化を十分には追求できなかつ
た。
本発明は上記の事情に鑑みてなされたもので、
トランジスタの実効チヤネル長が1μm以下のよう
に短かくても動作の高速性を損なうことなく高信
頼性を有する相補性絶縁ゲート型トランスフアゲ
ートを提供するものである。
トランジスタの実効チヤネル長が1μm以下のよう
に短かくても動作の高速性を損なうことなく高信
頼性を有する相補性絶縁ゲート型トランスフアゲ
ートを提供するものである。
即ち、本発明のCMIS型トランスフアゲート
は、Ｎチヤネルエンハンスメント型のMIS−
FETを３個直列に接続し、これに並列にＰチヤ
ネルエンハンスメント型のMIS−FETを接続し、
前記Ｎチヤネルの３個直列のトランジスタのうち
外側の２つのトランジスタの各ゲートに定常的に
高いレベルの電圧を与え、残りの中央の１個のＮ
チヤネルトランジスタには前記Ｐチヤネルトラン
ジスタ側とは相補的なゲート制御信号を印加する
ようにしてなることを特徴とするものである。
は、Ｎチヤネルエンハンスメント型のMIS−
FETを３個直列に接続し、これに並列にＰチヤ
ネルエンハンスメント型のMIS−FETを接続し、
前記Ｎチヤネルの３個直列のトランジスタのうち
外側の２つのトランジスタの各ゲートに定常的に
高いレベルの電圧を与え、残りの中央の１個のＮ
チヤネルトランジスタには前記Ｐチヤネルトラン
ジスタ側とは相補的なゲート制御信号を印加する
ようにしてなることを特徴とするものである。
これによつて、Ｎチヤネルトランジスタそれぞ
れのVGS−VDS軌跡が基板電流の大きな領域を通
過しなくなり、ホツトキヤリアの発生による劣化
が生じなくなり、高信頼性のCMIS型トランスフ
アゲートを提供できるようになる。
れのVGS−VDS軌跡が基板電流の大きな領域を通
過しなくなり、ホツトキヤリアの発生による劣化
が生じなくなり、高信頼性のCMIS型トランスフ
アゲートを提供できるようになる。
以下、図面を参照して本発明の一実施例を詳細
に説明する。
に説明する。
第１図に示すサブミクロン集積回路のCMOS
トランスフアゲートにおいて、入力ノードN1と
出力ノードN2との間にそれぞれＮチヤネルＥ型
のMOSトランジスタQN1，QN2，QN3が直列に接
続されており、これらに並列にＰチヤネルＥ型の
MOSトランジスタQPが接続されている。そし
て、上記直列接続された３個のトランジスタのう
ち外側のトランジスタQN1，QN3の各ゲートには
定常的に高い“Ｈ”レベルの電圧（たとえば集積
回路に外部から与えられるVDD電源電圧）が与え
られ、残り（中側）の１個のＮチヤネルトランジ
スタQN2とＰチヤネルトランジスタQPとの各ゲー
トには相補的な制御信号φ，が与えられるもの
である。
トランスフアゲートにおいて、入力ノードN1と
出力ノードN2との間にそれぞれＮチヤネルＥ型
のMOSトランジスタQN1，QN2，QN3が直列に接
続されており、これらに並列にＰチヤネルＥ型の
MOSトランジスタQPが接続されている。そし
て、上記直列接続された３個のトランジスタのう
ち外側のトランジスタQN1，QN3の各ゲートには
定常的に高い“Ｈ”レベルの電圧（たとえば集積
回路に外部から与えられるVDD電源電圧）が与え
られ、残り（中側）の１個のＮチヤネルトランジ
スタQN2とＰチヤネルトランジスタQPとの各ゲー
トには相補的な制御信号φ，が与えられるもの
である。
上記回路について、従来の回路と同様に入力ノ
ードN1の電圧レベルが5V，0Vのときにそれぞれ
制御信号φ，を印加した場合のSPICEシミユ
レーシヨンの結果を第２図に示している。ここ
で、３個直列のトランジスタのうち、トランジス
タQN1，QN2の相互接続点をノードN3、トランジ
スタQN2，QN3の相互接続点をノードN4で表わし
ている。そして、第２図のシミユレーシヨン結果
に基いて従来例で前述したような手法によりVGS
−VDS軌跡をトランジスタQN1，QN2，QN3につい
て求めると、各対応して第３図，第４図，第５図
に示すようになる。ここで、図中の斜線表示領域
はホツトキヤリアが多量に発生する大基板電流領
域（信頼性上の危険領域）を示している。
ードN1の電圧レベルが5V，0Vのときにそれぞれ
制御信号φ，を印加した場合のSPICEシミユ
レーシヨンの結果を第２図に示している。ここ
で、３個直列のトランジスタのうち、トランジス
タQN1，QN2の相互接続点をノードN3、トランジ
スタQN2，QN3の相互接続点をノードN4で表わし
ている。そして、第２図のシミユレーシヨン結果
に基いて従来例で前述したような手法によりVGS
−VDS軌跡をトランジスタQN1，QN2，QN3につい
て求めると、各対応して第３図，第４図，第５図
に示すようになる。ここで、図中の斜線表示領域
はホツトキヤリアが多量に発生する大基板電流領
域（信頼性上の危険領域）を示している。
即ち、上記CMOSトランスフアゲートによれ
ば、第３図，第４図，第５図から分るように、３
個直列に接続されたＮチヤネルトランジスタ
QN1，QN2，QN3はそれぞれのVGS−VDS軌跡が前記
危険領域を通過しないので、それぞれホツトキヤ
リアを余り発生せず、具体的には従来例に比べて
２〜３桁少ない。何故なら、ドレイン・ソース間
電圧VDSが1V低くなるとホツトキヤリアの発生量
は約１〜1.5桁少なくなるものであり、従来例の
CMOSトランスフアゲートにおけるＮチヤネル
トランジスタのVGS−VDS軌跡（第８図）ではVDS
が5V程度まで到達するのに対して、本実施例に
おいては前述したようにVDSが3V程度までしか到
達しないからである。
ば、第３図，第４図，第５図から分るように、３
個直列に接続されたＮチヤネルトランジスタ
QN1，QN2，QN3はそれぞれのVGS−VDS軌跡が前記
危険領域を通過しないので、それぞれホツトキヤ
リアを余り発生せず、具体的には従来例に比べて
２〜３桁少ない。何故なら、ドレイン・ソース間
電圧VDSが1V低くなるとホツトキヤリアの発生量
は約１〜1.5桁少なくなるものであり、従来例の
CMOSトランスフアゲートにおけるＮチヤネル
トランジスタのVGS−VDS軌跡（第８図）ではVDS
が5V程度まで到達するのに対して、本実施例に
おいては前述したようにVDSが3V程度までしか到
達しないからである。
なお、CMOSトランスフアゲート中のＰチヤ
ネルトランジスタQPについても信頼性（通常、
Ｎチヤネルトランジスタに比べて格段に良いと言
われている）を一層高めるためには、Ｎチヤネル
側だけでなくＰチヤネル側も直列に３個のＰチヤ
ネルトランジスタを接続し、外側のトランジスタ
の各ゲートに定常的に低い“Ｌ”レベルの電圧を
与えるようにすればよい。
ネルトランジスタQPについても信頼性（通常、
Ｎチヤネルトランジスタに比べて格段に良いと言
われている）を一層高めるためには、Ｎチヤネル
側だけでなくＰチヤネル側も直列に３個のＰチヤ
ネルトランジスタを接続し、外側のトランジスタ
の各ゲートに定常的に低い“Ｌ”レベルの電圧を
与えるようにすればよい。
上述したように本発明の相補性絶縁ゲート型ト
ランスフアゲートによれば、トランジスタの実効
チヤネル長が1μm以下のように短くても、回路電
源電圧を降下させることなくホツトキヤリアの発
生を抑制でき、高信頼性が得られる。したがつ
て、耐ホツトキヤリア性の良い論理回路と共に上
記トランスフアゲートをサブミクロン集積回路で
使用すれば、チツプ全体の動作電圧を降下させな
くてもよい集積回路を設計でき、高速性を損なう
ことなく高信頼性を有するサブミクロン集積回路
を実現できる。
ランスフアゲートによれば、トランジスタの実効
チヤネル長が1μm以下のように短くても、回路電
源電圧を降下させることなくホツトキヤリアの発
生を抑制でき、高信頼性が得られる。したがつ
て、耐ホツトキヤリア性の良い論理回路と共に上
記トランスフアゲートをサブミクロン集積回路で
使用すれば、チツプ全体の動作電圧を降下させな
くてもよい集積回路を設計でき、高速性を損なう
ことなく高信頼性を有するサブミクロン集積回路
を実現できる。
第１図は本発明の一実施例に係るCMOSトラ
ンスフアゲートを示す回路図、第２図は第１図の
回路の動作についてのシミユレーシヨン結果を説
明するために各部電圧を示す波形図、第３図乃至
第５図は第２図に示したシミユレーシヨン動作に
伴なう第１図中のＮチヤネルトランジスタQN1，
QN2，QN3のVGS−VDS軌跡を示す図、第６図は従
来のCMOSトランスフアゲートを示す回路図、
第７図は第６図の回路の動作についてのシミユレ
ーシヨン結果を説明するために各部電圧を示す波
形図、第８図は第７図に示したシミユレーシヨン
動作に伴なう第６図中のＮチヤネルトランジスタ
のVGS−VDS軌跡を示す図である。 QN1，QN2，QN3……ＮチヤネルＥ型MOSトラ
ンジスタ、QP……ＰチヤネルＥ型MOSトランジ
スタ、N1……入力ノード、N2……出力ノード、
φ，……制御信号。
ンスフアゲートを示す回路図、第２図は第１図の
回路の動作についてのシミユレーシヨン結果を説
明するために各部電圧を示す波形図、第３図乃至
第５図は第２図に示したシミユレーシヨン動作に
伴なう第１図中のＮチヤネルトランジスタQN1，
QN2，QN3のVGS−VDS軌跡を示す図、第６図は従
来のCMOSトランスフアゲートを示す回路図、
第７図は第６図の回路の動作についてのシミユレ
ーシヨン結果を説明するために各部電圧を示す波
形図、第８図は第７図に示したシミユレーシヨン
動作に伴なう第６図中のＮチヤネルトランジスタ
のVGS−VDS軌跡を示す図である。 QN1，QN2，QN3……ＮチヤネルＥ型MOSトラ
ンジスタ、QP……ＰチヤネルＥ型MOSトランジ
スタ、N1……入力ノード、N2……出力ノード、
φ，……制御信号。
Claims (1)
- 【特許請求の範囲】 １ Ｎチヤネルエンハンスメント型の絶縁ゲート
型電界効果トランジスタを３個直列接続し、これ
に並列にＰチヤネルエンハンスメント型の絶縁ゲ
ート型電界効果トランジスタを接続し、前記Ｎチ
ヤネルの３個直列のトランジスタのうち外側の２
つのトランジスタの各ゲートに定常的に高いレベ
ルの電圧を与え、残りの中央の１個のＮチヤネル
トランジスタには前記Ｐチヤネルトランジスタ側
とは相補的なゲート制御信号を印加するようにし
てなることを特徴とする相補性絶縁ゲート型トラ
ンスフアゲート。 ２ 前記各トランジスタは実効チヤネル長が1μm
以下であることを特徴とする前記特許請求の範囲
第１項記載の相補性絶縁ゲート型トランスフアゲ
ート。 ３ 前記Ｐチヤネルトランジスタは３個直列に接
続されており、中央の１個のトランジスタのゲー
トに前記制御信号が与えられ、外側の２個のトラ
ンジスタの各ゲートに定常的に低いレベルの電圧
を与えるようにしてなることを特徴とする前記特
許請求の範囲第１項記載の相補性絶縁ゲート型ト
ランスフアゲート。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21650585A JPS6276814A (ja) | 1985-09-30 | 1985-09-30 | 相補性絶縁ゲ−ト型トランスファゲ−ト |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21650585A JPS6276814A (ja) | 1985-09-30 | 1985-09-30 | 相補性絶縁ゲ−ト型トランスファゲ−ト |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6276814A JPS6276814A (ja) | 1987-04-08 |
| JPH0426250B2 true JPH0426250B2 (ja) | 1992-05-06 |
Family
ID=16689478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21650585A Granted JPS6276814A (ja) | 1985-09-30 | 1985-09-30 | 相補性絶縁ゲ−ト型トランスファゲ−ト |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6276814A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4725263B2 (ja) * | 2005-09-14 | 2011-07-13 | セイコーエプソン株式会社 | トランスファーゲート回路並びにそれを用いた集積回路装置及び電子機器 |
-
1985
- 1985-09-30 JP JP21650585A patent/JPS6276814A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6276814A (ja) | 1987-04-08 |
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