JPH04258137A - 電子素子の製造方法 - Google Patents
電子素子の製造方法Info
- Publication number
- JPH04258137A JPH04258137A JP1999091A JP1999091A JPH04258137A JP H04258137 A JPH04258137 A JP H04258137A JP 1999091 A JP1999091 A JP 1999091A JP 1999091 A JP1999091 A JP 1999091A JP H04258137 A JPH04258137 A JP H04258137A
- Authority
- JP
- Japan
- Prior art keywords
- temperature
- layer
- growth
- silicon
- compound semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 32
- 239000010703 silicon Substances 0.000 claims abstract description 32
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 150000001875 compounds Chemical class 0.000 claims abstract description 24
- 239000004065 semiconductor Substances 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims description 18
- 239000013078 crystal Substances 0.000 claims description 8
- 229910021426 porous silicon Inorganic materials 0.000 abstract description 6
- 230000007547 defect Effects 0.000 abstract description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 10
- 230000005669 field effect Effects 0.000 description 10
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 5
- 239000011148 porous material Substances 0.000 description 4
- 238000002048 anodisation reaction Methods 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 150000003376 silicon Chemical class 0.000 description 3
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 238000005382 thermal cycling Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、シリコン基板上に Ｉ
ＩＩ−Ｖ族、ＩＩ−ＶＩ族、ＩＶ−ＩＶ族等の化合物半
導体の薄膜より構成される電界効果型トランジスター（
ＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）等の
トランジスターの製造方法に関する。
ＩＩ−Ｖ族、ＩＩ−ＶＩ族、ＩＶ−ＩＶ族等の化合物半
導体の薄膜より構成される電界効果型トランジスター（
ＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）等の
トランジスターの製造方法に関する。
【０００２】
【従来の技術】トランジスターの高速・高周波化を図る
ために、電子移動度の大きなＧａＡｓ等のＩＩＩ−Ｖ族
化合物半導体が使用されている。ＩＩＩ−Ｖ族化合物半
導体はシリコンに比べて高価であるため、最近は、低価
格化の目的でシリコン基板を使用することが試みられて
いる（伊藤利道、加藤剛久「応用物理」ｖｏｌ． ５７
（１９８８） ｐ． １７１０）。このシリコン基板
は、大面積化が容易であり、軽量で高い熱伝導率を有す
るという特徴がある。
ために、電子移動度の大きなＧａＡｓ等のＩＩＩ−Ｖ族
化合物半導体が使用されている。ＩＩＩ−Ｖ族化合物半
導体はシリコンに比べて高価であるため、最近は、低価
格化の目的でシリコン基板を使用することが試みられて
いる（伊藤利道、加藤剛久「応用物理」ｖｏｌ． ５７
（１９８８） ｐ． １７１０）。このシリコン基板
は、大面積化が容易であり、軽量で高い熱伝導率を有す
るという特徴がある。
【０００３】
【発明が解決しようとする課題】しかしながら、異種材
料であるシリコンと ＩＩＩ−Ｖ族化合物半導体との間
には格子不整合・熱膨張係数の差・極性の違い等の物性
上の差異があるため、シリコン基板上に結晶性の良い
ＩＩＩ−Ｖ族化合物半導体を成長させるためには、通常
の成長方法と異なる条件、手法の開発が必要になる。例
えば、シリコン基板上にＧａＡｓ単結晶を成長させる場
合には、オファングルシリコン基板や高温でサーマルク
リーニングを施したシリコン基板を用いたり、低温成長
を含めた２段階成長法が試みられてきた。また、中間緩
衝層や歪超格子層の導入、成長中における熱サイクル法
や成長後の熱アニール法なども検討されている。しかし
、転位密度を例にとると、ＬＥＣ法のＧａＡｓ基板上に
成長したＧａＡｓが１０４ ｃｍ−２程度であるのに対
し、シリコン基板上に成長したＧａＡｓは１０６ ｃｍ
−２という高い値を示し、結晶性の改善は未だ不十分で
ある。
料であるシリコンと ＩＩＩ−Ｖ族化合物半導体との間
には格子不整合・熱膨張係数の差・極性の違い等の物性
上の差異があるため、シリコン基板上に結晶性の良い
ＩＩＩ−Ｖ族化合物半導体を成長させるためには、通常
の成長方法と異なる条件、手法の開発が必要になる。例
えば、シリコン基板上にＧａＡｓ単結晶を成長させる場
合には、オファングルシリコン基板や高温でサーマルク
リーニングを施したシリコン基板を用いたり、低温成長
を含めた２段階成長法が試みられてきた。また、中間緩
衝層や歪超格子層の導入、成長中における熱サイクル法
や成長後の熱アニール法なども検討されている。しかし
、転位密度を例にとると、ＬＥＣ法のＧａＡｓ基板上に
成長したＧａＡｓが１０４ ｃｍ−２程度であるのに対
し、シリコン基板上に成長したＧａＡｓは１０６ ｃｍ
−２という高い値を示し、結晶性の改善は未だ不十分で
ある。
【０００４】本発明は、上記の欠点を解消し、シリコン
基板上に格子欠陥の少ない ＩＩＩ−Ｖ族化合物半導体
を成長させる方法を提供しようとするものであり、電界
効果型トランジスター（ＦＥＴ）や高電子移動度トラン
ジスター（ＨＥＭＴ）等のトランジスター形成に適した
成長方法を提供しようとするものである。
基板上に格子欠陥の少ない ＩＩＩ−Ｖ族化合物半導体
を成長させる方法を提供しようとするものであり、電界
効果型トランジスター（ＦＥＴ）や高電子移動度トラン
ジスター（ＨＥＭＴ）等のトランジスター形成に適した
成長方法を提供しようとするものである。
【０００５】
【課題を解決するための手段】本発明は、シリコン単結
晶基板の表面にシリコン多孔質層を設け、その上に２０
０〜５００℃の低温で第１のバッファー層である化合物
半導体を成長し、次いで昇温して４００〜７００℃の中
温で第２のバッファー層である化合物半導体を成長し、
さらに昇温して５００〜９００℃の高温で化合物半導体
の電子素子を成長させることを特徴とする電子素子の製
造方法である。なお、シリコン多孔質層の表面変性層を
除去し、サーマルクリーニングを行った後に、上記化合
物半導体を成長することにより、上記変性層に起因する
ミスフィット転位のさらなる低減を可能とし、高品質の
化合物半導体の形成に有効である。
晶基板の表面にシリコン多孔質層を設け、その上に２０
０〜５００℃の低温で第１のバッファー層である化合物
半導体を成長し、次いで昇温して４００〜７００℃の中
温で第２のバッファー層である化合物半導体を成長し、
さらに昇温して５００〜９００℃の高温で化合物半導体
の電子素子を成長させることを特徴とする電子素子の製
造方法である。なお、シリコン多孔質層の表面変性層を
除去し、サーマルクリーニングを行った後に、上記化合
物半導体を成長することにより、上記変性層に起因する
ミスフィット転位のさらなる低減を可能とし、高品質の
化合物半導体の形成に有効である。
【０００６】シリコン基板の表面を多孔質化する方法と
しては、例えばフッ酸溶液中での陽極化成法を挙げるこ
とができる。多孔質層の厚みは、特に限定されるもので
はないが、小数点以下１桁から数百ミクロンの範囲で形
成することができる。また、多孔質層の孔径は、例えば
２０〜３００Å程度の大きさとなる。シリコン基板の上
に積層する ＩＩＩ−Ｖ族化合物半導体は、例えばＧａ
Ａｓ， ＧａＰ， ＩｎＰ等の２元系の化合物半導体や
、ＡｌＧａＡｓ， ＡｌＧａＰ， ＩｎＡｌＡｓ， Ｉ
ｎＡｌＰ， ＧａＡｓＰ， ＧａＩｎＰ等の３元系の化
合物半導体などを選ぶことができる。また、これらの層
を積層することもできる。
しては、例えばフッ酸溶液中での陽極化成法を挙げるこ
とができる。多孔質層の厚みは、特に限定されるもので
はないが、小数点以下１桁から数百ミクロンの範囲で形
成することができる。また、多孔質層の孔径は、例えば
２０〜３００Å程度の大きさとなる。シリコン基板の上
に積層する ＩＩＩ−Ｖ族化合物半導体は、例えばＧａ
Ａｓ， ＧａＰ， ＩｎＰ等の２元系の化合物半導体や
、ＡｌＧａＡｓ， ＡｌＧａＰ， ＩｎＡｌＡｓ， Ｉ
ｎＡｌＰ， ＧａＡｓＰ， ＧａＩｎＰ等の３元系の化
合物半導体などを選ぶことができる。また、これらの層
を積層することもできる。
【０００７】
【作用】多孔質化されたシリコン基板の表面には、例え
ば２０〜３００Å程度の孔が無数に形成されており、そ
の上に成長する化合物半導体は、孔を架橋するように成
長し、格子定数が異なっても格子不整合による歪を緩和
しながら成長させることができるので、ミスフィット転
位の導入を防止することができる。また、多孔質化した
シリコンは通常のシリコンに比べ、ヤング率が約１０分
の１というように柔軟性に富んでいる（Ｋ．Ｂａｒｌａ
等 ”Ｊ．Ｃｒｙｓｔ．Ｇｒｗｔｈ ６８” （１９
８４） ｐ．７２７参照） 。このため ＩＩＩ−Ｖ族
化合物半導体とシリコンのように熱膨張係数が大きく異
なる組み合わせであっても、２つの物質間の歪を多孔質
部分で吸収することができるので、化合物半導体の転位
や残留応力を大幅を低減することができる。
ば２０〜３００Å程度の孔が無数に形成されており、そ
の上に成長する化合物半導体は、孔を架橋するように成
長し、格子定数が異なっても格子不整合による歪を緩和
しながら成長させることができるので、ミスフィット転
位の導入を防止することができる。また、多孔質化した
シリコンは通常のシリコンに比べ、ヤング率が約１０分
の１というように柔軟性に富んでいる（Ｋ．Ｂａｒｌａ
等 ”Ｊ．Ｃｒｙｓｔ．Ｇｒｗｔｈ ６８” （１９
８４） ｐ．７２７参照） 。このため ＩＩＩ−Ｖ族
化合物半導体とシリコンのように熱膨張係数が大きく異
なる組み合わせであっても、２つの物質間の歪を多孔質
部分で吸収することができるので、化合物半導体の転位
や残留応力を大幅を低減することができる。
【０００８】本発明者等は、先に多孔質シリコン層表面
に形成される変成層に起因するミスフィット転位を低減
するために、該変性層を除去したシリコン基板を用い、
低温成長と高温成長の２段階成長法で結晶性の優れた化
合物半導体を得る方法を提案した（特願平２−１１０５
９５号）。しかし、上記２段階成長法では、第１層の低
温成長における僅かの条件の変動が、高温成長の第２層
の結晶性に直接影響を及ぼすため、結晶欠陥等を第２層
に持ち込むことになり、第２層の再現性が十分でないと
いう問題があった。
に形成される変成層に起因するミスフィット転位を低減
するために、該変性層を除去したシリコン基板を用い、
低温成長と高温成長の２段階成長法で結晶性の優れた化
合物半導体を得る方法を提案した（特願平２−１１０５
９５号）。しかし、上記２段階成長法では、第１層の低
温成長における僅かの条件の変動が、高温成長の第２層
の結晶性に直接影響を及ぼすため、結晶欠陥等を第２層
に持ち込むことになり、第２層の再現性が十分でないと
いう問題があった。
【０００９】そこで、本発明では、低温成長と高温成長
との間に中間温度で成長を行う、３段階成長法を採用す
ることにより、低温成長層の影響を中間成長層で緩和し
て、該影響を受けることのない良好な高温成長層を形成
することができ、優れた特性を有する電子素子を製造す
ることができるようになった。中間成長層を４００℃よ
り低い温度で成長すると、ＯＭＶＰＥ、ＭＢＥの両成長
法とも、多結晶又はアモルファスを生成し、単結晶膜を
形成することができず、所望の中間成長層を得ることが
できない。また、中間成長層を７００℃より高温で成長
するとそれ以下の温度に比べ、結晶性が悪化する。温度
が高い方が、島状成長（３次元成長）し易いため、低温
層の上に直接、７００℃以上の温度で成長すると島と島
が衝突する形になり、結晶性が向上しない。
との間に中間温度で成長を行う、３段階成長法を採用す
ることにより、低温成長層の影響を中間成長層で緩和し
て、該影響を受けることのない良好な高温成長層を形成
することができ、優れた特性を有する電子素子を製造す
ることができるようになった。中間成長層を４００℃よ
り低い温度で成長すると、ＯＭＶＰＥ、ＭＢＥの両成長
法とも、多結晶又はアモルファスを生成し、単結晶膜を
形成することができず、所望の中間成長層を得ることが
できない。また、中間成長層を７００℃より高温で成長
するとそれ以下の温度に比べ、結晶性が悪化する。温度
が高い方が、島状成長（３次元成長）し易いため、低温
層の上に直接、７００℃以上の温度で成長すると島と島
が衝突する形になり、結晶性が向上しない。
【００１０】
【実施例】（実施例１）ＯＭＶＰＥ法の成長温度を３段
階に上昇させて電界効果型トランジスターを製造した。 まず、シリコン基板をフッ酸溶液に接触させて、電流密
度を２０ｍＡ／ｃｍ２ に調節して陽極化成により、厚
さ３０μｍ の多孔質層を形成し、エッチングにより多
孔質層の表面を厚さ０．５μｍ 除去して変成層を取り
除いた。このシリコン基板を９００℃でサ−マルクリー
ニング処理を施した後、ＯＭＶＰＥ法により４００℃厚
さ１５０Åの第１のＧａＡｓバッファー層を低温成長さ
せ、さらに成長温度を５５０℃に上げて厚さ２．５μｍ
の第２のＧａＡｓバッファー層を中温成長させ、その
後成長温度を６５０℃まで上げて第３のバッファー層を
２．０μｍ 、ｎ−ＧａＡｓ単結晶の活性層を６．５μ
ｍ 高温成長させた。この基板から図１記載の電界効果
型トランジスターを製造した。 このトランジスターの伝達コンダクタンスを測定したと
ころ、１００ｍｓ／ｍｍと比較的高い値を得た。比較の
ために、実施例１の多孔質シリコン層の形成を省略し、
その他実施例１と同様にシリコン基板上に直接電界効果
型トランジスターを製造した。このトランジスターの伝
達コンダクタンスは８０ｍｓ／ｍｍであった。
階に上昇させて電界効果型トランジスターを製造した。 まず、シリコン基板をフッ酸溶液に接触させて、電流密
度を２０ｍＡ／ｃｍ２ に調節して陽極化成により、厚
さ３０μｍ の多孔質層を形成し、エッチングにより多
孔質層の表面を厚さ０．５μｍ 除去して変成層を取り
除いた。このシリコン基板を９００℃でサ−マルクリー
ニング処理を施した後、ＯＭＶＰＥ法により４００℃厚
さ１５０Åの第１のＧａＡｓバッファー層を低温成長さ
せ、さらに成長温度を５５０℃に上げて厚さ２．５μｍ
の第２のＧａＡｓバッファー層を中温成長させ、その
後成長温度を６５０℃まで上げて第３のバッファー層を
２．０μｍ 、ｎ−ＧａＡｓ単結晶の活性層を６．５μ
ｍ 高温成長させた。この基板から図１記載の電界効果
型トランジスターを製造した。 このトランジスターの伝達コンダクタンスを測定したと
ころ、１００ｍｓ／ｍｍと比較的高い値を得た。比較の
ために、実施例１の多孔質シリコン層の形成を省略し、
その他実施例１と同様にシリコン基板上に直接電界効果
型トランジスターを製造した。このトランジスターの伝
達コンダクタンスは８０ｍｓ／ｍｍであった。
【００１１】（実施例２）ＯＭＶＰＥ法の成長温度を３
段階に上昇させてヘテロバッファー電界効果型トランジ
スターを製造した。まず、シリコン基板をフッ酸溶液に
接触させて、電流密度を２０ｍＡ／ｃｍ２ に調節して
陽極化成により、厚さ３０μｍ の多孔質層を形成し、
エッチングにより多孔質層の表面を厚さ０．５μｍ 除
去して変成層を取り除いた。このシリコン基板を９００
℃でサ−マルクリーニング処理を施した後、ＯＭＶＰＥ
法により４００℃で厚さ１５０Åの第１のＧａＡｓバッ
ファー層を低温成長させ、さらに成長温度を５５０℃に
上げて厚さ２．５μｍ の第２のＧａＡｓバッファー層
を中温成長させ、その後成長温度を６５０℃まで上げて
ＡｌＧａＡｓバッファー層を２．０μｍ 、ｎ−ＧａＡ
ｓ単結晶の活性層を０．５μｍ 高温成長させた。この
基板から図２記載のヘテロバッファー電界効果型トラン
ジスターを製造した。このトランジスターの耐圧を測定
したところ、２５Ｖと比較的高い値を得た。比較のため
に、実施例２の多孔質シリコン層の形成を省略し、その
他実施例２と同様にシリコン基板上にヘテロバッファー
電界効果型トランジスターを製造した。このトランジス
ターの耐圧は２０Ｖであった。
段階に上昇させてヘテロバッファー電界効果型トランジ
スターを製造した。まず、シリコン基板をフッ酸溶液に
接触させて、電流密度を２０ｍＡ／ｃｍ２ に調節して
陽極化成により、厚さ３０μｍ の多孔質層を形成し、
エッチングにより多孔質層の表面を厚さ０．５μｍ 除
去して変成層を取り除いた。このシリコン基板を９００
℃でサ−マルクリーニング処理を施した後、ＯＭＶＰＥ
法により４００℃で厚さ１５０Åの第１のＧａＡｓバッ
ファー層を低温成長させ、さらに成長温度を５５０℃に
上げて厚さ２．５μｍ の第２のＧａＡｓバッファー層
を中温成長させ、その後成長温度を６５０℃まで上げて
ＡｌＧａＡｓバッファー層を２．０μｍ 、ｎ−ＧａＡ
ｓ単結晶の活性層を０．５μｍ 高温成長させた。この
基板から図２記載のヘテロバッファー電界効果型トラン
ジスターを製造した。このトランジスターの耐圧を測定
したところ、２５Ｖと比較的高い値を得た。比較のため
に、実施例２の多孔質シリコン層の形成を省略し、その
他実施例２と同様にシリコン基板上にヘテロバッファー
電界効果型トランジスターを製造した。このトランジス
ターの耐圧は２０Ｖであった。
【００１２】
【発明の効果】本発明は、上記の構成を採用することに
より、シリコン基板上に格子欠陥の少ない ＩＩＩ−Ｖ
族化合物半導体を成長させることができ、優れた電界効
果型トランジスター（ＦＥＴ）や高電子移動度トランジ
スター（ＨＥＭＴ）等のトランジスターの製造を可能に
した。
より、シリコン基板上に格子欠陥の少ない ＩＩＩ−Ｖ
族化合物半導体を成長させることができ、優れた電界効
果型トランジスター（ＦＥＴ）や高電子移動度トランジ
スター（ＨＥＭＴ）等のトランジスターの製造を可能に
した。
【図１】実施例１で製造した電界効果型トランジスター
の断面図である。
の断面図である。
【図２】実施例２で製造したヘテロバッファー電界効果
型トランジスターの断面図である。
型トランジスターの断面図である。
Claims (1)
- 【請求項１】 シリコン単結晶基板の表面にシリコン
多孔質層を設け、その上に２００〜５００℃の低温で第
１のバッファー層である化合物半導体を成長し、次いで
昇温して４００〜７００℃の中温で第２のバッファー層
である化合物半導体を成長し、さらに昇温して５００〜
９００℃の高温で化合物半導体の電子素子を成長させる
ことを特徴とする電子素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1999091A JPH04258137A (ja) | 1991-02-13 | 1991-02-13 | 電子素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1999091A JPH04258137A (ja) | 1991-02-13 | 1991-02-13 | 電子素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04258137A true JPH04258137A (ja) | 1992-09-14 |
Family
ID=12014612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1999091A Pending JPH04258137A (ja) | 1991-02-13 | 1991-02-13 | 電子素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04258137A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002299261A (ja) * | 2001-03-30 | 2002-10-11 | Shin Etsu Handotai Co Ltd | 半導体基板及びその製造方法 |
-
1991
- 1991-02-13 JP JP1999091A patent/JPH04258137A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002299261A (ja) * | 2001-03-30 | 2002-10-11 | Shin Etsu Handotai Co Ltd | 半導体基板及びその製造方法 |
| JP4569026B2 (ja) * | 2001-03-30 | 2010-10-27 | 信越半導体株式会社 | 半導体基板及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6191006B1 (en) | Method of bonding a III-V group compound semiconductor layer on a silicon substrate | |
| KR920006262B1 (ko) | 반도체 박막형성법 | |
| JP5063594B2 (ja) | 転位欠陥密度の低い格子不整合半導体構造およびこれに関連するデバイス製造方法 | |
| JPH05275329A (ja) | 半導体素子基体とその作製方法 | |
| JP3253099B2 (ja) | 半導体基板の作製方法 | |
| JP2005032823A (ja) | 電界効果トランジスタ用エピタキシャルウェハの製造方法 | |
| JPH04258137A (ja) | 電子素子の製造方法 | |
| JPH03235371A (ja) | タンデム型太陽電池の製造方法 | |
| JP4325139B2 (ja) | 半導体基板の製造方法及び電界効果型トランジスタの製造方法 | |
| Seki et al. | Epitaxial growth of InP on Si by OMVPE—defect reduction in epitaxial InP using InAsxP1− xInP superlattices | |
| JPH0412092A (ja) | 化合物半導体及びその成長方法 | |
| JPH11233440A (ja) | 半導体装置 | |
| JPH04258181A (ja) | 光素子の製造方法 | |
| JPH0536729A (ja) | 化合物半導体装置およびその製造方法 | |
| JPS58200525A (ja) | 半導体装置用基板の製造方法 | |
| JPH04373121A (ja) | 結晶基材の製造方法 | |
| JPH0412098A (ja) | 化合物半導体及びその成長方法 | |
| JPS6288317A (ja) | 化合物半導体基板 | |
| JPH05175144A (ja) | 半導体装置およびその製造方法 | |
| JPH0620968A (ja) | 元素半導体基板上の金属膜／化合物半導体積層構造およびその製造方法 | |
| JP2000223420A (ja) | 半導体基板の製造方法 | |
| JPH0521361A (ja) | 化合物半導体結晶の成長方法 | |
| JPH06188189A (ja) | 半導体装置 | |
| JPH01184815A (ja) | 半導体ウエハ及びその製造方法 | |
| JPH10259090A (ja) | 半導体結晶成長方法 |