JPH10259090A - 半導体結晶成長方法 - Google Patents
半導体結晶成長方法Info
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- JPH10259090A JPH10259090A JP8232097A JP8232097A JPH10259090A JP H10259090 A JPH10259090 A JP H10259090A JP 8232097 A JP8232097 A JP 8232097A JP 8232097 A JP8232097 A JP 8232097A JP H10259090 A JPH10259090 A JP H10259090A
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Abstract
(57)【要約】
【課題】 格子定数の異なる基板上に高品質の半導体エ
ピタキシャル層を形成する。 【解決手段】 半導体の結晶性の薄膜がエピタキシャル
成長する温度よりも低い温度でこの半導体と等しい材料
で基板上にアモルファス層を気相成長法により形成する
工程と、このアモルファス層を形成した基板の温度を昇
温する工程とを少なくとも２回繰り返して形成したバッ
ファ層上に前記半導体の結晶性の薄膜を気相成長法によ
りエピタキシャル成長させる。
ピタキシャル層を形成する。 【解決手段】 半導体の結晶性の薄膜がエピタキシャル
成長する温度よりも低い温度でこの半導体と等しい材料
で基板上にアモルファス層を気相成長法により形成する
工程と、このアモルファス層を形成した基板の温度を昇
温する工程とを少なくとも２回繰り返して形成したバッ
ファ層上に前記半導体の結晶性の薄膜を気相成長法によ
りエピタキシャル成長させる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体結晶薄膜の
気相成長法に関するものであり、特にヘテロエピタキシ
ャルの成長方法に関するものである。
気相成長法に関するものであり、特にヘテロエピタキシ
ャルの成長方法に関するものである。
【０００２】
【従来の技術】近年、青色ＬＥＤ用材料としてGaＮ系化
合物半導体薄膜が実用化されている。現在のところ、基
板となるGaＮバルク結晶の成長が困難であるため、通常
格子定数が近いサファイア基板上にGaＮ系化合物半導体
薄膜を成長させる。この場合、GaＮとサファイアの格子
定数を緩和するため低温成長させたGaＮ層をアニールし
て形成したバッファ層上にGaＮ系エピタキシャル層を成
長させている。
合物半導体薄膜が実用化されている。現在のところ、基
板となるGaＮバルク結晶の成長が困難であるため、通常
格子定数が近いサファイア基板上にGaＮ系化合物半導体
薄膜を成長させる。この場合、GaＮとサファイアの格子
定数を緩和するため低温成長させたGaＮ層をアニールし
て形成したバッファ層上にGaＮ系エピタキシャル層を成
長させている。
【０００３】一方、サファイア基板は絶縁性であるの
で、ＬＥＤ構造を作製するためにはGaＮ系エピタキシャ
ル層をエッチングして電極を形成する必要がある。この
ため、プロセスが煩雑になり、コストが増大する。そこ
で、GaAs半導体基板のような導電性基板上に、上記のよ
うにGaＮバッファ層、GaＮ系エピタキシャル層を形成し
て基板裏面に電極を形成することでプロセスの低コスト
化を検討している例もある。
で、ＬＥＤ構造を作製するためにはGaＮ系エピタキシャ
ル層をエッチングして電極を形成する必要がある。この
ため、プロセスが煩雑になり、コストが増大する。そこ
で、GaAs半導体基板のような導電性基板上に、上記のよ
うにGaＮバッファ層、GaＮ系エピタキシャル層を形成し
て基板裏面に電極を形成することでプロセスの低コスト
化を検討している例もある。
【０００４】また、化合物半導体として多用されている
GaAs基板は大口径化が困難でコストも高いため、大口径
化が容易でコストも安いSi基板上にGaAs層を形成するこ
とが検討されている。この場合も低温で形成したGaAs層
をアニールしてバッファ層を形成し、その上にGaAsエピ
タキシャル層を成長させることで格子定数の違いを緩和
している。
GaAs基板は大口径化が困難でコストも高いため、大口径
化が容易でコストも安いSi基板上にGaAs層を形成するこ
とが検討されている。この場合も低温で形成したGaAs層
をアニールしてバッファ層を形成し、その上にGaAsエピ
タキシャル層を成長させることで格子定数の違いを緩和
している。
【０００５】
【発明が解決しようとする課題】上記のように、従来、
格子定数が異なる基板上に半導体結晶薄膜を形成する場
合、格子定数の差を緩和するため、低温で形成したバッ
ファ層を基板とエピタキシャル層の間に挿入していた。
しかしながら、このようにして形成したエピタキシャル
層の結晶性は完璧ではない場合が多かった。特に、GaＮ
とGaAsのように格子定数差が大きい場合は、エピタキシ
ャル層の結晶性に問題があった。
格子定数が異なる基板上に半導体結晶薄膜を形成する場
合、格子定数の差を緩和するため、低温で形成したバッ
ファ層を基板とエピタキシャル層の間に挿入していた。
しかしながら、このようにして形成したエピタキシャル
層の結晶性は完璧ではない場合が多かった。特に、GaＮ
とGaAsのように格子定数差が大きい場合は、エピタキシ
ャル層の結晶性に問題があった。
【０００６】そこで、本発明の目的は、上記従来技術の
問題点を解決し、格子定数の異なる基板上に高品質の半
導体エピタキシャル層を製造する方法を提供することに
ある。
問題点を解決し、格子定数の異なる基板上に高品質の半
導体エピタキシャル層を製造する方法を提供することに
ある。
【０００７】
【課題を解決するための手段】本発明に従うと、半導体
結晶薄膜を格子定数の異なる基板上に気相成長法により
成長させる方法において、前記半導体の結晶性の薄膜が
エピタキシャル成長する温度よりも低い温度で前記半導
体と等しい材料で基板上にアモルファス層を気相成長法
により形成する工程と、このアモルファス層を形成した
基板の温度を昇温する工程とを少なくとも２回繰り返し
て形成したバッファ層上に前記半導体の結晶性の薄膜を
エピタキシャル成長させることを特徴とする半導体結晶
成長方法が提供される。本発明の方法においては、前記
半導体が、GaAs、GaＰ、InAsまたはInＰであり、前記基
板が、Si基板であるか、前記半導体が、GaＮ、InＮまた
はAlＮであり、前記基板が、サファイア基板またはGaAs
基板であることが好ましい。また、GaAs基板は、GaAs(1
11) Ａ面、Ｂ面が好ましい。
結晶薄膜を格子定数の異なる基板上に気相成長法により
成長させる方法において、前記半導体の結晶性の薄膜が
エピタキシャル成長する温度よりも低い温度で前記半導
体と等しい材料で基板上にアモルファス層を気相成長法
により形成する工程と、このアモルファス層を形成した
基板の温度を昇温する工程とを少なくとも２回繰り返し
て形成したバッファ層上に前記半導体の結晶性の薄膜を
エピタキシャル成長させることを特徴とする半導体結晶
成長方法が提供される。本発明の方法においては、前記
半導体が、GaAs、GaＰ、InAsまたはInＰであり、前記基
板が、Si基板であるか、前記半導体が、GaＮ、InＮまた
はAlＮであり、前記基板が、サファイア基板またはGaAs
基板であることが好ましい。また、GaAs基板は、GaAs(1
11) Ａ面、Ｂ面が好ましい。
【０００８】
【発明の実施の形態】本発明の方法では、従来、１層で
形成していたバッファ層を同じ工程を繰り返して２層以
上で形成するところにその主要な特徴がある。このバッ
ファ層は、エピタキシャル成長させる半導体と等しい材
料で、半導体がエピタキシャル成長するよりも低い成長
温度で形成したアモルファス層をアニール処理すること
で得られる。アモルファス層がアニール処理により結晶
化するが、その際、基板の結晶構造に配向するように結
晶化する。これが、基板と上層のエピタキシャル層の間
の格子定数の差を緩和する。本発明では、このバッファ
層を２層以上で形成し、結晶性を改善させる。
形成していたバッファ層を同じ工程を繰り返して２層以
上で形成するところにその主要な特徴がある。このバッ
ファ層は、エピタキシャル成長させる半導体と等しい材
料で、半導体がエピタキシャル成長するよりも低い成長
温度で形成したアモルファス層をアニール処理すること
で得られる。アモルファス層がアニール処理により結晶
化するが、その際、基板の結晶構造に配向するように結
晶化する。これが、基板と上層のエピタキシャル層の間
の格子定数の差を緩和する。本発明では、このバッファ
層を２層以上で形成し、結晶性を改善させる。
【０００９】従来の方法ではバッファ層を１層しか挿入
しないので、格子定数の緩和が充分ではなかった。バッ
ファ層表面は、下層の結晶の格子定数と上層の結晶の格
子定数の中間の格子定数になると考えられる。従って、
バッファ層を多層で形成することによりバッファ層の表
面の格子定数が、よりエピタキシャル層に近づいてい
く。なお、１回の工程で形成可能なバッファ層の厚さに
は限度があるため、複数回分の層厚を有するバッファ層
を用いても同じ効果は得られない。また、従来１層で形
成した厚さのバッファ層を、本発明の方法により２層以
上で形成しても本発明の効果は得られる。例えば、本願
発明の方法では、１回の工程で形成するバッファ層の厚
さを10〜100 nmとすることが好ましい。
しないので、格子定数の緩和が充分ではなかった。バッ
ファ層表面は、下層の結晶の格子定数と上層の結晶の格
子定数の中間の格子定数になると考えられる。従って、
バッファ層を多層で形成することによりバッファ層の表
面の格子定数が、よりエピタキシャル層に近づいてい
く。なお、１回の工程で形成可能なバッファ層の厚さに
は限度があるため、複数回分の層厚を有するバッファ層
を用いても同じ効果は得られない。また、従来１層で形
成した厚さのバッファ層を、本発明の方法により２層以
上で形成しても本発明の効果は得られる。例えば、本願
発明の方法では、１回の工程で形成するバッファ層の厚
さを10〜100 nmとすることが好ましい。
【００１０】さらに、一般に基板上に格子定数の異なる
半導体層をエピタキシャル成長させるためには、成長温
度（基板温度）を高温にしなければならないが、GaAs基
板、InＰ基板などのように揮発性の物質を含む基板の場
合、As、Ｐ等蒸気圧の高い揮発性成分が蒸発するという
問題がある。本発明の方法では、低温で形成するバッフ
ァ層を多層にして全体の厚さを厚くすることでこの問題
も解決することができる。
半導体層をエピタキシャル成長させるためには、成長温
度（基板温度）を高温にしなければならないが、GaAs基
板、InＰ基板などのように揮発性の物質を含む基板の場
合、As、Ｐ等蒸気圧の高い揮発性成分が蒸発するという
問題がある。本発明の方法では、低温で形成するバッフ
ァ層を多層にして全体の厚さを厚くすることでこの問題
も解決することができる。
【００１１】
実施例１ 図１に、本発明による化合物半導体成長方法を用いて作
製したエピタキシャルウェハの断面構造を示す。図１の
エピタキシャルウェハは、GaAs(111) Ｂ面基板１と、Ga
As(111) Ｂ面基板１上に形成された厚さ20nmの第１のGa
Ｎ層21および厚さ20nmの第２のGaＮ層22を備えるバッフ
ァ層２と、バッファ層２上に形成された厚さ１μｍのGa
Ｎエピタキシャル層３とを備える。バッファ層２および
GaＮエピタキシャル層３はいずれもＭＯＣ−ＶＰＥ法で
形成した。第１のGaＮ層21は、成長温度 550℃、成長時
間30分で形成した後、 850℃に昇温し10分間アニールし
て形成した。第２のGaＮ層22は、第１のGaＮ層21をアニ
ールした後、温度を 500℃に下げ、成長時間30分で形成
した後、 850℃に昇温し10分間アニールした。この後、
GaＮエピタキシャル層３を成長温度 850℃で60分間成長
した。
製したエピタキシャルウェハの断面構造を示す。図１の
エピタキシャルウェハは、GaAs(111) Ｂ面基板１と、Ga
As(111) Ｂ面基板１上に形成された厚さ20nmの第１のGa
Ｎ層21および厚さ20nmの第２のGaＮ層22を備えるバッフ
ァ層２と、バッファ層２上に形成された厚さ１μｍのGa
Ｎエピタキシャル層３とを備える。バッファ層２および
GaＮエピタキシャル層３はいずれもＭＯＣ−ＶＰＥ法で
形成した。第１のGaＮ層21は、成長温度 550℃、成長時
間30分で形成した後、 850℃に昇温し10分間アニールし
て形成した。第２のGaＮ層22は、第１のGaＮ層21をアニ
ールした後、温度を 500℃に下げ、成長時間30分で形成
した後、 850℃に昇温し10分間アニールした。この後、
GaＮエピタキシャル層３を成長温度 850℃で60分間成長
した。
【００１２】得られたGaＮエピタキシャル層３は、バッ
ファ層が１層の場合にくらべＸ線回折のピーク半値幅が
半分に減少し、結晶性の改善が確認された。また、表面
平坦性も改善され、基板とエピタキシャル界面にみられ
たAs抜けによる空孔も無くなった。
ファ層が１層の場合にくらべＸ線回折のピーク半値幅が
半分に減少し、結晶性の改善が確認された。また、表面
平坦性も改善され、基板とエピタキシャル界面にみられ
たAs抜けによる空孔も無くなった。
【００１３】
【発明の効果】以上詳述のように、本発明によれば、従
来よりも結晶性、表面平坦性に優れたエピタキシャルウ
ェハが得られる。本発明の方法は、特に、GaAs基板上に
GaＮエピタキシャル層を形成する場合に有効である。
来よりも結晶性、表面平坦性に優れたエピタキシャルウ
ェハが得られる。本発明の方法は、特に、GaAs基板上に
GaＮエピタキシャル層を形成する場合に有効である。
【図１】 本発明の方法で作製したエピタキシャルウェ
ハの一例の断面図である。
ハの一例の断面図である。
１ GaAs(111) Ｂ面基板 ２ バッファ層 ３ GaＮエピタキシャル層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 嶋津 充 兵庫県伊丹市昆陽北一丁目１番１号 住友 電気工業株式会社伊丹製作所内 (72)発明者 元木 健作 兵庫県伊丹市昆陽北一丁目１番１号 住友 電気工業株式会社伊丹製作所内
Claims (5)
- 【請求項１】 半導体結晶薄膜を格子定数の異なる基板
上に気相成長法により成長させる方法において、前記半
導体の結晶性の薄膜がエピタキシャル成長する温度より
も低い温度で前記半導体と等しい材料で基板上にアモル
ファス層を気相成長法により形成する工程と、このアモ
ルファス層を形成した基板の温度を昇温する工程とを少
なくとも２回繰り返して形成したバッファ層上に前記半
導体の結晶性の薄膜をエピタキシャル成長させることを
特徴とする半導体結晶成長方法。 - 【請求項２】 前記半導体が、GaAs、GaＰ、InAsおよび
InＰからなる群から選択された少なくとも１種の化合物
半導体であり、前記基板が、Si基板であることを特徴と
する請求項１に記載の半導体結晶成長方法。 - 【請求項３】 前記半導体が、GaＮ、InＮおよびAlＮか
らなる群から選択された少なくとも１種の化合物半導体
であり、前記基板が、サファイア基板であることを特徴
とする請求項１に記載の半導体結晶成長方法。 - 【請求項４】 前記半導体が、GaＮ、InＮおよびAlＮか
らなる群から選択された少なくとも１種の化合物半導体
であり、前記基板が、GaAs基板であることを特徴とする
請求項１に記載の半導体結晶成長方法。 - 【請求項５】 前記半導体がGaＮであり、前記基板がGa
As(111) Ｂ面またはGaAs(111) Ａ面であることを特徴と
する請求項４に記載の半導体結晶成長方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8232097A JP3985288B2 (ja) | 1997-03-14 | 1997-03-14 | 半導体結晶成長方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8232097A JP3985288B2 (ja) | 1997-03-14 | 1997-03-14 | 半導体結晶成長方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10259090A true JPH10259090A (ja) | 1998-09-29 |
| JP3985288B2 JP3985288B2 (ja) | 2007-10-03 |
Family
ID=13771283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8232097A Expired - Fee Related JP3985288B2 (ja) | 1997-03-14 | 1997-03-14 | 半導体結晶成長方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3985288B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002255696A (ja) * | 2001-02-28 | 2002-09-11 | Shin Etsu Handotai Co Ltd | 発光素子の製造方法 |
| US6936490B2 (en) | 2001-09-06 | 2005-08-30 | Toshiba Ceramics Co, Ltd. | Semiconductor wafer and its manufacturing method |
-
1997
- 1997-03-14 JP JP8232097A patent/JP3985288B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002255696A (ja) * | 2001-02-28 | 2002-09-11 | Shin Etsu Handotai Co Ltd | 発光素子の製造方法 |
| US6936490B2 (en) | 2001-09-06 | 2005-08-30 | Toshiba Ceramics Co, Ltd. | Semiconductor wafer and its manufacturing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3985288B2 (ja) | 2007-10-03 |
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|---|---|---|---|
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061031 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061220 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070313 |
|
| A521 | Written amendment |
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