JPH04258085A - クリップ回路 - Google Patents
クリップ回路Info
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- JPH04258085A JPH04258085A JP3019625A JP1962591A JPH04258085A JP H04258085 A JPH04258085 A JP H04258085A JP 3019625 A JP3019625 A JP 3019625A JP 1962591 A JP1962591 A JP 1962591A JP H04258085 A JPH04258085 A JP H04258085A
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- Japan
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- collector
- transistor
- base
- pnp transistor
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- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Picture Signal Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はクリップ回路に関し、特
に映像信号を対象とするクリップ回路に関する。
に映像信号を対象とするクリップ回路に関する。
【０００２】
【従来の技術】従来のクリップ回路は、図３に示される
ように、入力信号源３３、高電位側の電源端子６３およ
び低電位側の電源端子６４に対応して、定電流源３１，
３６および３７と、ＮＰＮトランジスタ３２，３４，３
５および３８と、基準電圧源３９とを備えて構成されて
いる。入力端子６１には、入力信号源３３より、ＮＰＮ
トランジスタ３２によりレベル・シフトされた入力信号
電圧Ｖｉ が入力され、また、入力端子６２には、基準
電圧源３９より、ＮＰＮトランジスタ３８によりレベル
・シフトされた基準電圧Ｖｒ が入力されて、基準電圧
Ｖｒ よりも低い入力信号電圧は全てカットされて出力
されず、基準電圧Ｖｒ よりも高い入力信号電圧のみが
出力端子５８より出力される。
ように、入力信号源３３、高電位側の電源端子６３およ
び低電位側の電源端子６４に対応して、定電流源３１，
３６および３７と、ＮＰＮトランジスタ３２，３４，３
５および３８と、基準電圧源３９とを備えて構成されて
いる。入力端子６１には、入力信号源３３より、ＮＰＮ
トランジスタ３２によりレベル・シフトされた入力信号
電圧Ｖｉ が入力され、また、入力端子６２には、基準
電圧源３９より、ＮＰＮトランジスタ３８によりレベル
・シフトされた基準電圧Ｖｒ が入力されて、基準電圧
Ｖｒ よりも低い入力信号電圧は全てカットされて出力
されず、基準電圧Ｖｒ よりも高い入力信号電圧のみが
出力端子５８より出力される。
【０００３】
【発明が解決しようとする課題】上述した従来のクリッ
プ回路においては、ＮＰＮトランジスタ３４と３５とが
バランスしている時のＮＰＮトランジスタ３５のエミッ
タ電流ＩＥ１と入力信号電圧Ｖｉ が、基準電圧Ｖｒ
よりも低くなって、ＮＰＮトランジスタ３４がＯＦＦ、
ＮＰＮトランジスタ３５がＯＮとなった時のＮＰＮトラ
ンジスタ３５のエミッタ電流ＩＥ２は、定電流源３１、
３６および３７の電流値をそれぞれＩ、２ＩおよびＩと
して、ＩＥ１＝Ｉ、ＩＥ２＝２Ｉとなり、電流値に差異
を生じる。このため、入力信号電圧Ｖｉ が図４（ａ）
に示されるような波形の場合には、出力端子５８におけ
る出力電圧においては、図４（ｃ）に示されるように、
クリップされる電圧が、基準電圧よりも、ＮＰＮトラン
ジスタ３５のエミッタ電流の差異に対応するオフセット
電圧Ｖｏｓを持つという欠点がある。
プ回路においては、ＮＰＮトランジスタ３４と３５とが
バランスしている時のＮＰＮトランジスタ３５のエミッ
タ電流ＩＥ１と入力信号電圧Ｖｉ が、基準電圧Ｖｒ
よりも低くなって、ＮＰＮトランジスタ３４がＯＦＦ、
ＮＰＮトランジスタ３５がＯＮとなった時のＮＰＮトラ
ンジスタ３５のエミッタ電流ＩＥ２は、定電流源３１、
３６および３７の電流値をそれぞれＩ、２ＩおよびＩと
して、ＩＥ１＝Ｉ、ＩＥ２＝２Ｉとなり、電流値に差異
を生じる。このため、入力信号電圧Ｖｉ が図４（ａ）
に示されるような波形の場合には、出力端子５８におけ
る出力電圧においては、図４（ｃ）に示されるように、
クリップされる電圧が、基準電圧よりも、ＮＰＮトラン
ジスタ３５のエミッタ電流の差異に対応するオフセット
電圧Ｖｏｓを持つという欠点がある。
【０００４】また、入力信号電圧Ｖｉ が、基準電圧Ｖ
ｒ と同電位の無信号状態から電位が上昇し始めるとき
は、ＮＰＮトランジスタ３４および３５の双方ともにＯ
Ｎしているために、出力端子５８における出力は、Ｖｉ
とＶｒ の加算平均値となる。このため、出力端子５
８における出力の立上りは、Ｖｉ に比較して遅くなる
。よって、入力信号電圧Ｖｉ が、図５（ａ）に示され
る波形の場合には、出力端子５８の出力は、図５（ｃ）
に示されるように、基準電圧Ｖｒ 以下の入力電圧は削
除されるが、無信号近辺の信号が前記理由により減少し
、立上りと立下りの波形が、入力信号電圧Ｖｉ と異な
る波形になるとともに、信号全体のレベルも、Ｖｉ よ
りも小さくなるという欠点がある。
ｒ と同電位の無信号状態から電位が上昇し始めるとき
は、ＮＰＮトランジスタ３４および３５の双方ともにＯ
Ｎしているために、出力端子５８における出力は、Ｖｉ
とＶｒ の加算平均値となる。このため、出力端子５
８における出力の立上りは、Ｖｉ に比較して遅くなる
。よって、入力信号電圧Ｖｉ が、図５（ａ）に示され
る波形の場合には、出力端子５８の出力は、図５（ｃ）
に示されるように、基準電圧Ｖｒ 以下の入力電圧は削
除されるが、無信号近辺の信号が前記理由により減少し
、立上りと立下りの波形が、入力信号電圧Ｖｉ と異な
る波形になるとともに、信号全体のレベルも、Ｖｉ よ
りも小さくなるという欠点がある。
【０００５】
【課題を解決するための手段】第１の発明のクリップ回
路は、エミッタが共通接続されて所定の出力端子および
第１の定電流源に接続され、ベースに、それぞれ電圧入
力端子および基準電圧入力端子が接続されて、所定の電
圧クリップ動作を行う第１、第２のＮＰＮトランジスタ
と、前記第１、第２のＮＰＮトランジスタのエミッタな
らびに前記出力端子と、低電位側の電源端子との間に挿
入接続される前記第１の定電流源と、エミッタが高電位
側の電源端子に接続され、コレクタならびにベースが前
記第１のＮＰＮトランジスタのコレクタに接続される第
１のＰＮＰトランジスタと、エミッタが高電位側の電源
端子に接続され、ベースが前記第１のＰＮＰトランジス
タのベースならびにコレクタに接続されて、前記第１の
ＰＮＰトランジスタとカレントミラー回路を形成する第
２のＰＮＰトランジスタと、エミッタが高電位側の電源
端子に接続され、コレクタならびにベースが前記第２の
ＰＮＰトランジスタのコレクタに接続される第３のＰＮ
Ｐトランジスタと、エミッタが高電位側の電源端子に接
続され、コレクタが前記第１、第２のＮＰＮトランジス
タのエミッタに接続されるとともに、ベースが前記第３
のＰＮＰトランスタのベースならびにコレクタに接続さ
れて、前記第３のＰＮＰトランジスタとカレントミラー
回路を形成する第４のＰＮＰトランジスタと、前記第２
、第３のＰＮＰトランジスタのコレクタと、低電位側の
電源端子との間に挿入接続される第２の定電流源と、高
電位側の電源端子と前記電圧入力端子との間に挿入接続
される第３の定電流源と、コレクタならびにベースが前
記電圧入力端子に接続され、エミッタが所定の入力信号
源に接続される第３のＮＰＮトランジスタと、高電位側
の電源端子と前記基準電圧入力端子との間に挿入接続さ
れる第４の定電流源と、コレクタならびにベースが前記
基準電圧入力端子に接続され、エミッタが所定の基準電
圧源に接続される第４のＮＰＮトランジスタと、前記第
４のＮＰＮトランジスタのエミッタと定電位側の電源端
子との間に挿入接続される基準電圧源と、を備えて構成
される。
路は、エミッタが共通接続されて所定の出力端子および
第１の定電流源に接続され、ベースに、それぞれ電圧入
力端子および基準電圧入力端子が接続されて、所定の電
圧クリップ動作を行う第１、第２のＮＰＮトランジスタ
と、前記第１、第２のＮＰＮトランジスタのエミッタな
らびに前記出力端子と、低電位側の電源端子との間に挿
入接続される前記第１の定電流源と、エミッタが高電位
側の電源端子に接続され、コレクタならびにベースが前
記第１のＮＰＮトランジスタのコレクタに接続される第
１のＰＮＰトランジスタと、エミッタが高電位側の電源
端子に接続され、ベースが前記第１のＰＮＰトランジス
タのベースならびにコレクタに接続されて、前記第１の
ＰＮＰトランジスタとカレントミラー回路を形成する第
２のＰＮＰトランジスタと、エミッタが高電位側の電源
端子に接続され、コレクタならびにベースが前記第２の
ＰＮＰトランジスタのコレクタに接続される第３のＰＮ
Ｐトランジスタと、エミッタが高電位側の電源端子に接
続され、コレクタが前記第１、第２のＮＰＮトランジス
タのエミッタに接続されるとともに、ベースが前記第３
のＰＮＰトランスタのベースならびにコレクタに接続さ
れて、前記第３のＰＮＰトランジスタとカレントミラー
回路を形成する第４のＰＮＰトランジスタと、前記第２
、第３のＰＮＰトランジスタのコレクタと、低電位側の
電源端子との間に挿入接続される第２の定電流源と、高
電位側の電源端子と前記電圧入力端子との間に挿入接続
される第３の定電流源と、コレクタならびにベースが前
記電圧入力端子に接続され、エミッタが所定の入力信号
源に接続される第３のＮＰＮトランジスタと、高電位側
の電源端子と前記基準電圧入力端子との間に挿入接続さ
れる第４の定電流源と、コレクタならびにベースが前記
基準電圧入力端子に接続され、エミッタが所定の基準電
圧源に接続される第４のＮＰＮトランジスタと、前記第
４のＮＰＮトランジスタのエミッタと定電位側の電源端
子との間に挿入接続される基準電圧源と、を備えて構成
される。
【０００６】また、第２の発明のクリップ回路は、エミ
ッタが共通接続されて所定の出力端子および第１の定電
流源に接続され、ベースに、それぞれ電圧入力端子およ
び基準電圧入力端子が接続されて、所定の電圧クリップ
動作を行う第１、第２のＮＰＮトランジスタと、前記第
１、第２のＮＰＮトランジスタのエミッタならびに前記
出力端子と、低電位側の電源端子との間に挿入接続され
る前記第１の定電流源と、エミッタが高電位側の電源端
子に接続され、コレクタならびにベースが前記第２のＮ
ＰＮトランジスタのコレクタに接続される第１のＰＮＰ
トランジスタと、エミッタが高電位側の電源端子に接続
され、ベースが前記第１のＰＮＰトランジスタのベース
ならびにコレクタに接続されて、前記第１のＰＮＰトラ
ンジスタとカレントミラー回路を形成する第２のＰＮＰ
トランジスタと、エミッタが高電位側の電源端子に接続
され、コレクタならびにベースが前記第２のＰＮＰトラ
ンジスタのコレクタに接続される第３のＰＮＰトランジ
スタと、エミッタが高電位側の電源端子に接続され、コ
レクタが前記第１のＮＰＮトランジスタのベースに接続
されるとともに、ベースが前記第３のＰＮＰトランスタ
のベースならびにコレクタに接続されて、前記第３のＰ
ＮＰトランジスタとカレントミラー回路を形成する第４
のＰＮＰトランジスタと、前記第２、第３のＰＮＰトラ
ンジスタのコレクタと、低電位側の電源端子との間に挿
入接続される第２の定電流源と、高電位側の電源端子と
前記電圧入力端子との間に挿入接続される第３の定電流
源と、コレクタならびにベースが前記電圧入力端子に接
続され、エミッタが所定の入力信号源に接続される第３
のＮＰＮトランジスタと、高電位側の電源端子と前記基
準電圧入力端子との間に挿入接続される第４の定電流源
と、コレクタならびにベースが前記基準電圧入力端子に
接続され、エミッタが所定の基準電圧源に接続される第
４のＮＰＮトランジスタと、前記第４のＮＰＮトランジ
スタのエミッタと定電位側の電源端子との間に挿入接続
される基準電圧源と、を備えて構成される。
ッタが共通接続されて所定の出力端子および第１の定電
流源に接続され、ベースに、それぞれ電圧入力端子およ
び基準電圧入力端子が接続されて、所定の電圧クリップ
動作を行う第１、第２のＮＰＮトランジスタと、前記第
１、第２のＮＰＮトランジスタのエミッタならびに前記
出力端子と、低電位側の電源端子との間に挿入接続され
る前記第１の定電流源と、エミッタが高電位側の電源端
子に接続され、コレクタならびにベースが前記第２のＮ
ＰＮトランジスタのコレクタに接続される第１のＰＮＰ
トランジスタと、エミッタが高電位側の電源端子に接続
され、ベースが前記第１のＰＮＰトランジスタのベース
ならびにコレクタに接続されて、前記第１のＰＮＰトラ
ンジスタとカレントミラー回路を形成する第２のＰＮＰ
トランジスタと、エミッタが高電位側の電源端子に接続
され、コレクタならびにベースが前記第２のＰＮＰトラ
ンジスタのコレクタに接続される第３のＰＮＰトランジ
スタと、エミッタが高電位側の電源端子に接続され、コ
レクタが前記第１のＮＰＮトランジスタのベースに接続
されるとともに、ベースが前記第３のＰＮＰトランスタ
のベースならびにコレクタに接続されて、前記第３のＰ
ＮＰトランジスタとカレントミラー回路を形成する第４
のＰＮＰトランジスタと、前記第２、第３のＰＮＰトラ
ンジスタのコレクタと、低電位側の電源端子との間に挿
入接続される第２の定電流源と、高電位側の電源端子と
前記電圧入力端子との間に挿入接続される第３の定電流
源と、コレクタならびにベースが前記電圧入力端子に接
続され、エミッタが所定の入力信号源に接続される第３
のＮＰＮトランジスタと、高電位側の電源端子と前記基
準電圧入力端子との間に挿入接続される第４の定電流源
と、コレクタならびにベースが前記基準電圧入力端子に
接続され、エミッタが所定の基準電圧源に接続される第
４のＮＰＮトランジスタと、前記第４のＮＰＮトランジ
スタのエミッタと定電位側の電源端子との間に挿入接続
される基準電圧源と、を備えて構成される。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、入力
信号源１１、高電位側の電源端子５４および低電位側の
電源端子５５に対応して、ＰＮＰトランジスタ１〜４と
、定電流源５，８，９および１２と、ＮＰＮトランジス
タ６，７，１０および１３と、基準電圧源１４とを備え
て構成される。
ク図である。図１に示されるように、本実施例は、入力
信号源１１、高電位側の電源端子５４および低電位側の
電源端子５５に対応して、ＰＮＰトランジスタ１〜４と
、定電流源５，８，９および１２と、ＮＰＮトランジス
タ６，７，１０および１３と、基準電圧源１４とを備え
て構成される。
【０００９】図１において、入力端子５１には、入力信
号源１１より、ＮＰＮトランジスタ１０によりレベル・
シフトされた入力信号電圧Ｖｉ が入力され、また、入
力端子５２には、基準電圧源１４より、ＮＰＮトランジ
スタ１３によりレベル・シフトされた入力電圧Ｖｒ が
クリップ・レベルとして入力される。ＮＰＮトランジス
タ６および７のエミッタには、電流値がＩの定電流源８
が共通接続されており、ＮＰＮトランジスタ６のコレク
タには、カレントミラー回路を形成するＰＮＰトランジ
スタ４のコレクタおよびベースと、ＰＮＰトランジスタ
３のベースとが接続されている。また、ＰＮＰトランジ
スタ３のコレクタには電流値Ｉの定電流源５と、もう一
組のカレントミラー回路を形成するＰＮＰトランジスタ
２のコレクタおよびベースとＰＮＰトランジスタ１のベ
ースが接続され、ＰＮＰトランジスタ１のコレクタには
、ＮＰＮトランジスタ６および７のエミッタが接続され
ている。
号源１１より、ＮＰＮトランジスタ１０によりレベル・
シフトされた入力信号電圧Ｖｉ が入力され、また、入
力端子５２には、基準電圧源１４より、ＮＰＮトランジ
スタ１３によりレベル・シフトされた入力電圧Ｖｒ が
クリップ・レベルとして入力される。ＮＰＮトランジス
タ６および７のエミッタには、電流値がＩの定電流源８
が共通接続されており、ＮＰＮトランジスタ６のコレク
タには、カレントミラー回路を形成するＰＮＰトランジ
スタ４のコレクタおよびベースと、ＰＮＰトランジスタ
３のベースとが接続されている。また、ＰＮＰトランジ
スタ３のコレクタには電流値Ｉの定電流源５と、もう一
組のカレントミラー回路を形成するＰＮＰトランジスタ
２のコレクタおよびベースとＰＮＰトランジスタ１のベ
ースが接続され、ＰＮＰトランジスタ１のコレクタには
、ＮＰＮトランジスタ６および７のエミッタが接続され
ている。
【００１０】入力信号電圧Ｖｉ が基準電圧Ｖｒ と同
一レベルの場合には、ＮＰＮトランジスタ６および７は
それぞれＯＮの状態にあり、エミッタ電流は、双方とも
にＩとなり、この時ＰＮＰトランジスタ３のコレクタ電
流は、ＮＰＮトランジスタ６のエミッタ電流と同一の電
流Ｉとなるため、ＰＮＰトランジスタ１のコレクタ電流
は０となる。
一レベルの場合には、ＮＰＮトランジスタ６および７は
それぞれＯＮの状態にあり、エミッタ電流は、双方とも
にＩとなり、この時ＰＮＰトランジスタ３のコレクタ電
流は、ＮＰＮトランジスタ６のエミッタ電流と同一の電
流Ｉとなるため、ＰＮＰトランジスタ１のコレクタ電流
は０となる。
【００１１】次に、入力信号電圧Ｖｉ が基準電圧Ｖｒ
よりも低くなると、ＮＰＮトランジスタ６がＯＦＦ、
ＮＰＮトランジスタ７がＯＮとなり、ＮＰＮトランジス
タ７のエミッタ電流は２Ｉになろうとするものの、ＮＰ
Ｎトランジスタ６がＯＦＦの状態にあるため、ＰＮＰト
ランジスタ３のコレクタ電流も０となり、ＰＮＰトラン
ジスタ１のコレクタ電流が定電流源５によりＩとなり、
ＮＰＮトランジスタ６および７のエミッタに供給され、
ＮＰＮトランジスタ７のエミッタ電流はＩとなる。
よりも低くなると、ＮＰＮトランジスタ６がＯＦＦ、
ＮＰＮトランジスタ７がＯＮとなり、ＮＰＮトランジス
タ７のエミッタ電流は２Ｉになろうとするものの、ＮＰ
Ｎトランジスタ６がＯＦＦの状態にあるため、ＰＮＰト
ランジスタ３のコレクタ電流も０となり、ＰＮＰトラン
ジスタ１のコレクタ電流が定電流源５によりＩとなり、
ＮＰＮトランジスタ６および７のエミッタに供給され、
ＮＰＮトランジスタ７のエミッタ電流はＩとなる。
【００１２】なお、基準電圧Ｖｒ よりも低い入力信号
電圧は全てカットされて出力されず、基準電圧Ｖｒ よ
りも高い入力信号電圧のみが、出力端子５３より出力さ
れることは云うまでもない。図４（ｂ）に示されるのは
、図４（ａ）に示される入力信号電圧Ｖｉ に対して、
出力端子５３より出力される電圧波形を示しており、入
力信号電圧Ｖｉ の基準電圧Ｖｒ よりも低いレベルは
除去されて出力されるが、従来例の場合と異なり、オフ
セットが生じないところに本発明のメリットがある。
電圧は全てカットされて出力されず、基準電圧Ｖｒ よ
りも高い入力信号電圧のみが、出力端子５３より出力さ
れることは云うまでもない。図４（ｂ）に示されるのは
、図４（ａ）に示される入力信号電圧Ｖｉ に対して、
出力端子５３より出力される電圧波形を示しており、入
力信号電圧Ｖｉ の基準電圧Ｖｒ よりも低いレベルは
除去されて出力されるが、従来例の場合と異なり、オフ
セットが生じないところに本発明のメリットがある。
【００１３】次に、本発明の第２の実施例について説明
する。
する。
【００１４】図２は、本発明の第２の実施例を示すブロ
ック図である。図２に示されるように、本実施例は、入
力信号源１７、高電位側の電源端子５９および低電位側
の電源端子６０に対応して、定電流源１５，２１，２４
および３０と、ＮＰＮトランジスタ１６，１９，２０お
よび２５と、抵抗１８および２３と、ＰＮＰトランジス
タ２２，２７〜２９と、基準電圧源２６とを備えて構成
される。
ック図である。図２に示されるように、本実施例は、入
力信号源１７、高電位側の電源端子５９および低電位側
の電源端子６０に対応して、定電流源１５，２１，２４
および３０と、ＮＰＮトランジスタ１６，１９，２０お
よび２５と、抵抗１８および２３と、ＰＮＰトランジス
タ２２，２７〜２９と、基準電圧源２６とを備えて構成
される。
【００１５】図２において、入力端子５６には、入力信
号源１７より、ＮＰＮトランジスタ１６によりレベル・
シフトされた入力信号電圧Ｖｉ が、抵抗１８を経由し
て入力され、また、入力端子５８には、基準電圧源２６
より、ＮＰＮトランジスタ２５によりレベル・シフトさ
れた入力電圧Ｖｒ が、抵抗２３を経由してクリップ・
レベルとして入力される。ＮＰＮトランジスタ１９およ
び２０のエミッタには、電流値が２Ｉの定電流源２１が
共通接続されており、ＮＰＮトランジスタ１９のコレク
タには、カレントミラー回路を形成するＰＮＰトランジ
スタ２２のコレクタおよびベースと、ＰＮＰトランジス
タ２７のベースとが接続されている。また、ＰＮＰトラ
ンジスタ２７のコレクタには電流値がＩの定電流源３０
と、もう一組のカレントミラー回路を形成するＰＮＰト
ランジスタ２８のコレクタおよびベースとＰＮＰトラン
ジスタ２９のベースが接続され、ＰＮＰトランジスタ２
９のコレクタには、ＮＰＮトランジスタ１９および２０
のエミッタが接続されている。
号源１７より、ＮＰＮトランジスタ１６によりレベル・
シフトされた入力信号電圧Ｖｉ が、抵抗１８を経由し
て入力され、また、入力端子５８には、基準電圧源２６
より、ＮＰＮトランジスタ２５によりレベル・シフトさ
れた入力電圧Ｖｒ が、抵抗２３を経由してクリップ・
レベルとして入力される。ＮＰＮトランジスタ１９およ
び２０のエミッタには、電流値が２Ｉの定電流源２１が
共通接続されており、ＮＰＮトランジスタ１９のコレク
タには、カレントミラー回路を形成するＰＮＰトランジ
スタ２２のコレクタおよびベースと、ＰＮＰトランジス
タ２７のベースとが接続されている。また、ＰＮＰトラ
ンジスタ２７のコレクタには電流値がＩの定電流源３０
と、もう一組のカレントミラー回路を形成するＰＮＰト
ランジスタ２８のコレクタおよびベースとＰＮＰトラン
ジスタ２９のベースが接続され、ＰＮＰトランジスタ２
９のコレクタには、ＮＰＮトランジスタ１９および２０
のエミッタが接続されている。
【００１６】入力信号電圧Ｖｉ が基準電圧Ｖｒ と同
一レベルの場合には、ＮＰＮトランジスタ１９および２
０はそれぞれＯＮの状態にあり、エミッタ電流は、双方
ともにＩとなり、この時ＰＮＰトランジスタ２７のコレ
クタ電流は、ＮＰＮトランジスタ１９のエミッタ電流と
同一の電流Ｉとなるため、ＰＮＰトランジスタ２９のコ
レクタ電流は０となる。
一レベルの場合には、ＮＰＮトランジスタ１９および２
０はそれぞれＯＮの状態にあり、エミッタ電流は、双方
ともにＩとなり、この時ＰＮＰトランジスタ２７のコレ
クタ電流は、ＮＰＮトランジスタ１９のエミッタ電流と
同一の電流Ｉとなるため、ＰＮＰトランジスタ２９のコ
レクタ電流は０となる。
【００１７】次に、入力信号電圧Ｖｉ が基準電圧Ｖｒ
よりも低くなると、ＮＰＮトランジスタ１９がＯＦＦ
、ＮＰＮトランジスタ２０がＯＮとなり、ＮＰＮトラン
ジスタ２０のエミッタ電流は２Ｉになろうとするものの
、ＮＰＮトランジスタ１９がＯＦＦの状態にあるため、
ＰＮＰトランジスタ２７のコレクタ電流も０となり、Ｐ
ＮＰトランジスタ２９のコレクタ電流が定電流源３０に
よりＩとなり、ＮＰＮトランジスタ１９および２０のエ
ミッタに供給され、ＮＰＮトランジスタ２０のエミッタ
電流はＩとなる。
よりも低くなると、ＮＰＮトランジスタ１９がＯＦＦ
、ＮＰＮトランジスタ２０がＯＮとなり、ＮＰＮトラン
ジスタ２０のエミッタ電流は２Ｉになろうとするものの
、ＮＰＮトランジスタ１９がＯＦＦの状態にあるため、
ＰＮＰトランジスタ２７のコレクタ電流も０となり、Ｐ
ＮＰトランジスタ２９のコレクタ電流が定電流源３０に
よりＩとなり、ＮＰＮトランジスタ１９および２０のエ
ミッタに供給され、ＮＰＮトランジスタ２０のエミッタ
電流はＩとなる。
【００１８】なお、基準電圧Ｖｒ よりも低い入力信号
電圧は全てカットされて出力されず、基準電圧Ｖｒ よ
りも高い入力信号電圧のみが出力端子５７より出力され
ることは云うまでもない。図５（ｂ）に示されるのは、
図５（ａ）に示される入力信号電圧Ｖｉ に対して、出
力端子５７より出力される電圧波形を示しており、入力
信号電圧Ｖｉ の基準電圧Ｖｒ よりも低いレベルが除
去されたままの電圧波形で出力されており、従来例の場
合のように、出力電圧波形に変化が生ずるということが
ない。
電圧は全てカットされて出力されず、基準電圧Ｖｒ よ
りも高い入力信号電圧のみが出力端子５７より出力され
ることは云うまでもない。図５（ｂ）に示されるのは、
図５（ａ）に示される入力信号電圧Ｖｉ に対して、出
力端子５７より出力される電圧波形を示しており、入力
信号電圧Ｖｉ の基準電圧Ｖｒ よりも低いレベルが除
去されたままの電圧波形で出力されており、従来例の場
合のように、出力電圧波形に変化が生ずるということが
ない。
【００１９】
【発明の効果】以上説明したように、本発明は、所定の
クリップ動作を行うトランジスタのバランス状態と、導
通状態におけるエミッタ電流が同一となるために、入力
信号電圧に対応する出力電圧にオフセットが生じないと
いう効果があり、また、前記クリップ動作を行うトラン
ジスタのバランス状態からのエミッタ電流の変化分を、
前記トランジスタのベース電位として帰還することによ
り、無信号近辺の出力電圧の立上りおよび立下り特性を
改善することが可能となり、帰還定数の設定を通じて、
出力電圧波形に生ずる波形変化を除去することができる
という効果がある。
クリップ動作を行うトランジスタのバランス状態と、導
通状態におけるエミッタ電流が同一となるために、入力
信号電圧に対応する出力電圧にオフセットが生じないと
いう効果があり、また、前記クリップ動作を行うトラン
ジスタのバランス状態からのエミッタ電流の変化分を、
前記トランジスタのベース電位として帰還することによ
り、無信号近辺の出力電圧の立上りおよび立下り特性を
改善することが可能となり、帰還定数の設定を通じて、
出力電圧波形に生ずる波形変化を除去することができる
という効果がある。
【図１】本発明の第１の実施例を示すブロック図である
。
。
【図２】本実施例第２の実施例を示すブロック図である
。
。
【図３】従来例の示すブロック図である。
【図４】第１の実施例および従来例に関連する、入力信
号電圧および出力電圧の波形を示す図である。
号電圧および出力電圧の波形を示す図である。
【図５】第２の実施例および従来例に関連する、入力信
号電圧および出力電圧の波形を示す図である。
号電圧および出力電圧の波形を示す図である。
１〜４，２２，２７〜２９ ＰＮＰトランジスタ
５，８，９，１２，１５，２１，２４，３０，３１，３
６，３７ 定電流源 ６，７，１０，１３，１６，１９，２０，２５，３２，
３４，３５，３８ＮＰＮトランジスタ １１，１７，３３ 入力信号源 １４，２６，３９ 基準電圧源
５，８，９，１２，１５，２１，２４，３０，３１，３
６，３７ 定電流源 ６，７，１０，１３，１６，１９，２０，２５，３２，
３４，３５，３８ＮＰＮトランジスタ １１，１７，３３ 入力信号源 １４，２６，３９ 基準電圧源
Claims (2)
- 【請求項１】 エミッタが共通接続されて所定の出力
端子および第１の定電流源に接続され、ベースに、それ
ぞれ電圧入力端子および基準電圧入力端子が接続されて
、所定の電圧クリップ動作を行う第１、第２のＮＰＮト
ランジスタと、前記第１、第２のＮＰＮトランジスタの
エミッタならびに前記出力端子と、低電位側の電源端子
との間に挿入接続される前記第１の定電流源と、エミッ
タが高電位側の電源端子に接続され、コレクタならびに
ベースが前記第１のＮＰＮトランジスタのコレクタに接
続される第１のＰＮＰトランジスタと、エミッタが高電
位側の電源端子に接続され、ベースが前記第１のＰＮＰ
トランジスタのベースならびにコレクタに接続されて、
前記第１のＰＮＰトランジスタとカレントミラー回路を
形成する第２のＰＮＰトランジスタと、エミッタが高電
位側の電源端子に接続され、コレクタならびにベースが
前記第２のＰＮＰトランジスタのコレクタに接続される
第３のＰＮＰトランジスタと、エミッタが高電位側の電
源端子に接続され、コレクタが前記第１、第２のＮＰＮ
トランジスタのエミッタに接続されるとともに、ベース
が前記第３のＰＮＰトランスタのベースならびにコレク
タに接続されて、前記第３のＰＮＰトランジスタとカレ
ントミラー回路を形成する第４のＰＮＰトランジスタと
、前記第２、第３のＰＮＰトランジスタのコレクタと、
低電位側の電源端子との間に挿入接続される第２の定電
流源と、高電位側の電源端子と前記電圧入力端子との間
に挿入接続される第３の定電流源と、コレクタならびに
ベースが前記電圧入力端子に接続され、エミッタが所定
の入力信号源に接続される第３のＮＰＮトランジスタと
、高電位側の電源端子と前記基準電圧入力端子との間に
挿入接続される第４の定電流源と、コレクタならびにベ
ースが前記基準電圧入力端子に接続され、エミッタが所
定の基準電圧源に接続される第４のＮＰＮトランジスタ
と、前記第４のＮＰＮトランジスタのエミッタと定電位
側の電源端子との間に挿入接続される基準電圧源と、を
備えることを特徴とするクリップ回路。 - 【請求項２】 エミッタが共通接続されて所定の出力
端子および第１の定電流源に接続され、ベースに、それ
ぞれ電圧入力端子および基準電圧入力端子が接続されて
、所定の電圧クリップ動作を行う第１、第２のＮＰＮト
ランジスタと、前記第１、第２のＮＰＮトランジスタの
エミッタならびに前記出力端子と、低電位側の電源端子
との間に挿入接続される前記第１の定電流源と、エミッ
タが高電位側の電源端子に接続され、コレクタならびに
ベースが前記第２のＮＰＮトランジスタのコレクタに接
続される第１のＰＮＰトランジスタと、エミッタが高電
位側の電源端子に接続され、ベースが前記第１のＰＮＰ
トランジスタのベースならびにコレクタに接続されて、
前記第１のＰＮＰトランジスタとカレントミラー回路を
形成する第２のＰＮＰトランジスタと、エミッタが高電
位側の電源端子に接続され、コレクタならびにベースが
前記第２のＰＮＰトランジスタのコレクタに接続される
第３のＰＮＰトランジスタと、エミッタが高電位側の電
源端子に接続され、コレクタが前記第１のＮＰＮトラン
ジスタのベースに接続されるとともに、ベースが前記第
３のＰＮＰトランスタのベースならびにコレクタに接続
されて、前記第３のＰＮＰトランジスタとカレントミラ
ー回路を形成する第４のＰＮＰトランジスタと、前記第
２、第３のＰＮＰトランジスタのコレクタと、低電位側
の電源端子との間に挿入接続される第２の定電流源と、
高電位側の電源端子と前記電圧入力端子との間に挿入接
続される第３の定電流源と、コレクタならびにベースが
前記電圧入力端子に接続され、エミッタが所定の入力信
号源に接続される第３のＮＰＮトランジスタと、高電位
側の電源端子と前記基準電圧入力端子との間に挿入接続
される第４の定電流源と、コレクタならびにベースが前
記基準電圧入力端子に接続され、エミッタが所定の基準
電圧源に接続される第４のＮＰＮトランジスタと、前記
第４のＮＰＮトランジスタのエミッタと定電位側の電源
端子との間に挿入接続される基準電圧源と、を備えるこ
とを特徴とするクリップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019625A JPH04258085A (ja) | 1991-02-13 | 1991-02-13 | クリップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019625A JPH04258085A (ja) | 1991-02-13 | 1991-02-13 | クリップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04258085A true JPH04258085A (ja) | 1992-09-14 |
Family
ID=12004381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3019625A Pending JPH04258085A (ja) | 1991-02-13 | 1991-02-13 | クリップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04258085A (ja) |
-
1991
- 1991-02-13 JP JP3019625A patent/JPH04258085A/ja active Pending
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