JPH04254968A - 波形等化回路 - Google Patents
波形等化回路Info
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- JPH04254968A JPH04254968A JP1448891A JP1448891A JPH04254968A JP H04254968 A JPH04254968 A JP H04254968A JP 1448891 A JP1448891 A JP 1448891A JP 1448891 A JP1448891 A JP 1448891A JP H04254968 A JPH04254968 A JP H04254968A
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- 230000000694 effects Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
- 230000008929 regeneration Effects 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、例えば画像信号や音
声信号等の情報信号がデジタルデータに変換されて記録
された記録媒体を再生するデジタル再生システムに係り
、特にその再生信号の波形等化を行なう波形等化回路の
改良に関する。
声信号等の情報信号がデジタルデータに変換されて記録
された記録媒体を再生するデジタル再生システムに係り
、特にその再生信号の波形等化を行なう波形等化回路の
改良に関する。
【０００２】
【従来の技術】周知のように、首記の如きデジタル再生
システムにあっては、雑音成分を増加させることなく再
生信号の波形等化を行なう手段として、一般にＬＣ（リ
ニア・キャンセラ）法が用いられている。図５は、この
ようなＬＣ法を用いた従来の波形等化回路を示している
。すなわち、入力端子１１に供給された再生信号は、例
えばトランスバーサルフィルタ等を使用した予備等化回
路１２に供給され、図６（ａ）に示すようにある程度波
形等化された後、識別回路１３に供給される。
システムにあっては、雑音成分を増加させることなく再
生信号の波形等化を行なう手段として、一般にＬＣ（リ
ニア・キャンセラ）法が用いられている。図５は、この
ようなＬＣ法を用いた従来の波形等化回路を示している
。すなわち、入力端子１１に供給された再生信号は、例
えばトランスバーサルフィルタ等を使用した予備等化回
路１２に供給され、図６（ａ）に示すようにある程度波
形等化された後、識別回路１３に供給される。
【０００３】この識別回路１３は、入力信号を基準レベ
ルＬとレベル比較して暫定的に識別再生を行ない元の符
号系列に復元するもので、この復元された信号がシフト
レジスタ１４に供給されて、図６（ｂ）に示すような符
号間干渉のコピー信号が生成される。そして、このコピ
ー信号は、利得減衰回路１５，１６を介して減算回路１
７の負入力端−に供給される。
ルＬとレベル比較して暫定的に識別再生を行ない元の符
号系列に復元するもので、この復元された信号がシフト
レジスタ１４に供給されて、図６（ｂ）に示すような符
号間干渉のコピー信号が生成される。そして、このコピ
ー信号は、利得減衰回路１５，１６を介して減算回路１
７の負入力端−に供給される。
【０００４】一方、上記予備等化回路１２の出力信号は
、遅延回路１８によって上記識別回路１３及びシフトレ
ジスタ１４による処理時間遅延された後、減算回路１７
の正入力端＋に供給される。このため、遅延回路１８の
出力信号から上記コピー信号が差し引かれ、ここに、図
６（ｃ）に示すような符号間干渉のない信号が生成され
、この信号を再び識別回路１９に通して識別再生を行な
うことにより、元の符号系列が再生され出力端子２０か
ら取り出される。
、遅延回路１８によって上記識別回路１３及びシフトレ
ジスタ１４による処理時間遅延された後、減算回路１７
の正入力端＋に供給される。このため、遅延回路１８の
出力信号から上記コピー信号が差し引かれ、ここに、図
６（ｃ）に示すような符号間干渉のない信号が生成され
、この信号を再び識別回路１９に通して識別再生を行な
うことにより、元の符号系列が再生され出力端子２０か
ら取り出される。
【０００５】なお、上記のようにして出力端子２０から
得られたデジタルデータは、図示しないクロック再生回
路に供給されてクロック成分が抜き取られ、その抜き取
られたクロックに同期して上記識別回路１３やシフトレ
ジスタ１４が動作されるようになっている。
得られたデジタルデータは、図示しないクロック再生回
路に供給されてクロック成分が抜き取られ、その抜き取
られたクロックに同期して上記識別回路１３やシフトレ
ジスタ１４が動作されるようになっている。
【０００６】しかしながら、上記のようなＬＣ法を用い
た従来の波形等化回路では、コピー信号には雑音成分が
ないため符号誤りが少ない場合には、等化処理過程にお
いて雑音成分が増加することがないという利点がある反
面、再生信号にレベル変動があった場合には、コピー信
号のレベルが一定であることから誤った波形等化処理が
行なわれてしまいかえって誤りが増加されて、正確なデ
ジタルデータが復元されなくなるという問題が生じてい
る。
た従来の波形等化回路では、コピー信号には雑音成分が
ないため符号誤りが少ない場合には、等化処理過程にお
いて雑音成分が増加することがないという利点がある反
面、再生信号にレベル変動があった場合には、コピー信
号のレベルが一定であることから誤った波形等化処理が
行なわれてしまいかえって誤りが増加されて、正確なデ
ジタルデータが復元されなくなるという問題が生じてい
る。
【０００７】また、この問題に対処するために、予備等
化回路１２の前段にＡＧＣ（自動利得制御）回路を設け
ることも考えられているが、再生信号の短期間のレベル
変動やドロップアウト等に対してはＡＧＣ回路の動作が
追従しきれず、やはり、予備等化回路１２への入力信号
のレベル変動を除去することができないという不都合が
生じている。
化回路１２の前段にＡＧＣ（自動利得制御）回路を設け
ることも考えられているが、再生信号の短期間のレベル
変動やドロップアウト等に対してはＡＧＣ回路の動作が
追従しきれず、やはり、予備等化回路１２への入力信号
のレベル変動を除去することができないという不都合が
生じている。
【０００８】
【発明が解決しようとする課題】以上のように、ＬＣ法
を用いた従来の波形等化回路では、入力信号レベルが変
動した場合、符号間干渉のコピー信号のレベルは一定で
あるため、誤った波形等化処理が行なわれ正確なデジタ
ルデータが復元されなくなるという問題を有している。 また、ＡＧＣ回路等を用いて入力信号のレベル変動を抑
えようとしても、ＡＧＣ回路の動作が追従しきれない範
囲のレベル変動には、対処することができないという問
題もある。
を用いた従来の波形等化回路では、入力信号レベルが変
動した場合、符号間干渉のコピー信号のレベルは一定で
あるため、誤った波形等化処理が行なわれ正確なデジタ
ルデータが復元されなくなるという問題を有している。 また、ＡＧＣ回路等を用いて入力信号のレベル変動を抑
えようとしても、ＡＧＣ回路の動作が追従しきれない範
囲のレベル変動には、対処することができないという問
題もある。
【０００９】そこで、この発明は上記事情を考慮してな
されたもので、ＬＣ法を用いた波形等化において、入力
信号がレベル変動しても誤った波形等化処理が行なわれ
ることを確実に防止することができ、正確なデジタルデ
ータの再生に寄与し得る極めて良好な波形等化回路を提
供することを目的とする。
されたもので、ＬＣ法を用いた波形等化において、入力
信号がレベル変動しても誤った波形等化処理が行なわれ
ることを確実に防止することができ、正確なデジタルデ
ータの再生に寄与し得る極めて良好な波形等化回路を提
供することを目的とする。
【００１０】
【課題を解決するための手段】まず、この発明に係る波
形等化回路は、入力信号を波形等化する予備等化手段と
、この予備等化手段の出力を基準レベルとレベル比較し
て暫定的にデータ識別を行なう第１の識別手段と、この
第１の識別手段の出力をシフトして符号間干渉のコピー
信号を生成するシフトレジスタと、予備等化手段の出力
信号レベルの変動を検出する検出手段と、この検出手段
の出力に基づいて利得が制御されてシフトレジスタから
出力されるコピー信号のレベルを制御する制御手段と、
入力信号を第１の識別手段及びシフトレジスタの処理時
間遅延する遅延手段と、この遅延手段の出力からコピー
信号を減算する減算手段と、この減算手段の出力を基準
レベルとレベル比較してデータ識別を行なう第２の識別
手段とを備えている。
形等化回路は、入力信号を波形等化する予備等化手段と
、この予備等化手段の出力を基準レベルとレベル比較し
て暫定的にデータ識別を行なう第１の識別手段と、この
第１の識別手段の出力をシフトして符号間干渉のコピー
信号を生成するシフトレジスタと、予備等化手段の出力
信号レベルの変動を検出する検出手段と、この検出手段
の出力に基づいて利得が制御されてシフトレジスタから
出力されるコピー信号のレベルを制御する制御手段と、
入力信号を第１の識別手段及びシフトレジスタの処理時
間遅延する遅延手段と、この遅延手段の出力からコピー
信号を減算する減算手段と、この減算手段の出力を基準
レベルとレベル比較してデータ識別を行なう第２の識別
手段とを備えている。
【００１１】また、この発明に係る波形等化回路は、入
力信号を波形等化する予備等化手段と、この予備等化手
段の出力を基準レベルとレベル比較して暫定的にデータ
識別を行なう第１の識別手段と、予備等化手段の出力信
号レベルの変動を検出する検出手段と、この検出手段の
出力に基づいて利得が制御されて第１の識別手段の出力
信号のレベルを制御する制御手段と、この制御手段の出
力をサンプルホールドして符号間干渉のコピー信号を生
成するサンプルホールド手段と、入力信号を第１の識別
手段及びサンプルホールド手段の処理時間遅延する遅延
手段と、この遅延手段の出力からコピー信号を減算する
減算手段と、この減算手段の出力を基準レベルとレベル
比較してデータ識別を行なう第２の識別手段とを備えて
いる。
力信号を波形等化する予備等化手段と、この予備等化手
段の出力を基準レベルとレベル比較して暫定的にデータ
識別を行なう第１の識別手段と、予備等化手段の出力信
号レベルの変動を検出する検出手段と、この検出手段の
出力に基づいて利得が制御されて第１の識別手段の出力
信号のレベルを制御する制御手段と、この制御手段の出
力をサンプルホールドして符号間干渉のコピー信号を生
成するサンプルホールド手段と、入力信号を第１の識別
手段及びサンプルホールド手段の処理時間遅延する遅延
手段と、この遅延手段の出力からコピー信号を減算する
減算手段と、この減算手段の出力を基準レベルとレベル
比較してデータ識別を行なう第２の識別手段とを備えて
いる。
【００１２】さらに、この発明に係る波形等化回路は、
入力信号を波形等化する予備等化手段と、この予備等化
手段の出力をデジタルレベルに変換するレベル判定手段
と、このレベル判定手段の出力をシフトして符号間干渉
のコピー信号を生成するシフトレジスタと、レベル判定
手段の出力の利得を可変可能な第１の制御手段と、この
第１の制御手段の出力と予備等化手段の出力との差成分
を検出して第１の制御手段の利得を制御する比較手段と
、この比較手段の出力に基づいて利得が制御されてシフ
トレジスタから出力されるコピー信号のレベルを制御す
る第２の制御手段と、入力信号を第１の識別手段及びシ
フトレジスタの処理時間遅延する遅延手段と、この遅延
手段の出力からコピー信号を減算する減算手段と、この
減算手段の出力を基準レベルとレベル比較してデータ識
別を行なう第２の識別手段とを備えている。
入力信号を波形等化する予備等化手段と、この予備等化
手段の出力をデジタルレベルに変換するレベル判定手段
と、このレベル判定手段の出力をシフトして符号間干渉
のコピー信号を生成するシフトレジスタと、レベル判定
手段の出力の利得を可変可能な第１の制御手段と、この
第１の制御手段の出力と予備等化手段の出力との差成分
を検出して第１の制御手段の利得を制御する比較手段と
、この比較手段の出力に基づいて利得が制御されてシフ
トレジスタから出力されるコピー信号のレベルを制御す
る第２の制御手段と、入力信号を第１の識別手段及びシ
フトレジスタの処理時間遅延する遅延手段と、この遅延
手段の出力からコピー信号を減算する減算手段と、この
減算手段の出力を基準レベルとレベル比較してデータ識
別を行なう第２の識別手段とを備えている。
【００１３】また、この発明に係る波形等化回路は、入
力信号を波形等化する予備等化手段と、この予備等化手
段の出力をデジタルレベルに変換するレベル判定手段と
、このレベル判定手段の出力の利得を可変可能な制御手
段と、この制御手段の出力と予備等化手段の出力との差
成分を検出して制御手段の利得を制御する比較手段と、
制御手段の出力をサンプルホールドして符号間干渉のコ
ピー信号を生成するサンプルホールド手段と、入力信号
を第１の識別手段及びサンプルホールド手段の処理時間
遅延する遅延手段と、この遅延手段の出力からコピー信
号を減算する減算手段と、この減算手段の出力を基準レ
ベルとレベル比較してデータ識別を行なう第２の識別手
段とを備えている。
力信号を波形等化する予備等化手段と、この予備等化手
段の出力をデジタルレベルに変換するレベル判定手段と
、このレベル判定手段の出力の利得を可変可能な制御手
段と、この制御手段の出力と予備等化手段の出力との差
成分を検出して制御手段の利得を制御する比較手段と、
制御手段の出力をサンプルホールドして符号間干渉のコ
ピー信号を生成するサンプルホールド手段と、入力信号
を第１の識別手段及びサンプルホールド手段の処理時間
遅延する遅延手段と、この遅延手段の出力からコピー信
号を減算する減算手段と、この減算手段の出力を基準レ
ベルとレベル比較してデータ識別を行なう第２の識別手
段とを備えている。
【００１４】
【作用】上記のような構成によれば、いずれも入力信号
レベルの変動に応じてコピー信号のレベルが制御される
ので、誤った波形等化処理が行なわれることを確実に防
止することができ、正確なデジタルデータを再生するこ
とができるようになるものである。
レベルの変動に応じてコピー信号のレベルが制御される
ので、誤った波形等化処理が行なわれることを確実に防
止することができ、正確なデジタルデータを再生するこ
とができるようになるものである。
【００１５】
【実施例】以下、この発明の一実施例について図面を参
照して詳細に説明する。図１において、図５と同一部分
には同一符号を付している。すなわち、シフトレジスタ
１４の出力をＶＣＡ（電圧制御増幅回路）２１，２２に
通すことにより、符号間干渉のコピー信号を生成し、減
算回路１７の負入力端−に供給している。そして、予備
等化回路１２の出力レベルをレベル検出回路２３で検出
し、その検出結果に基づいてＶＣＡ２１，２２の利得を
制御するようにしている。
照して詳細に説明する。図１において、図５と同一部分
には同一符号を付している。すなわち、シフトレジスタ
１４の出力をＶＣＡ（電圧制御増幅回路）２１，２２に
通すことにより、符号間干渉のコピー信号を生成し、減
算回路１７の負入力端−に供給している。そして、予備
等化回路１２の出力レベルをレベル検出回路２３で検出
し、その検出結果に基づいてＶＣＡ２１，２２の利得を
制御するようにしている。
【００１６】したがって、上記実施例によれば、再生信
号がレベル変動しても、そのレベル変動に応じてコピー
信号のレベルが制御されるので、誤った波形等化処理が
行なわれることを確実に防止することができ、正確なデ
ジタルデータを再生することができるようになるもので
ある。
号がレベル変動しても、そのレベル変動に応じてコピー
信号のレベルが制御されるので、誤った波形等化処理が
行なわれることを確実に防止することができ、正確なデ
ジタルデータを再生することができるようになるもので
ある。
【００１７】また、図２は、この発明の第２の実施例を
示すもので、識別回路１３の出力をレベル検出回路２３
の出力で利得が制御されるＶＣＡ２４を介してサンプル
ホールド回路２５に供給し、このサンプルホールド回路
２５の出力をコピー信号として減算回路１７の負入力端
−に供給するようにしている。この場合、サンプルホー
ルド回路２５は、出力端子２０から得られたデジタルデ
ータから抜き取られたクロックに同期して動作されるよ
うになっている。
示すもので、識別回路１３の出力をレベル検出回路２３
の出力で利得が制御されるＶＣＡ２４を介してサンプル
ホールド回路２５に供給し、このサンプルホールド回路
２５の出力をコピー信号として減算回路１７の負入力端
−に供給するようにしている。この場合、サンプルホー
ルド回路２５は、出力端子２０から得られたデジタルデ
ータから抜き取られたクロックに同期して動作されるよ
うになっている。
【００１８】そして、この第２の実施例によっても、Ｖ
ＣＡ２４によってコピー信号のレベルを再生信号のレベ
ル変動に応じて制御することができるので、上記第１の
実施例と同様な効果を得ることができる。
ＣＡ２４によってコピー信号のレベルを再生信号のレベ
ル変動に応じて制御することができるので、上記第１の
実施例と同様な効果を得ることができる。
【００１９】次に、図３は、図１に示した実施例を変形
させた、この発明の第３の実施例を示している。すなわ
ち、予備等化回路１２の出力信号は、レベル判定回路２
６を介してシフトレジスタ１４に供給される。このレベ
ル判定回路２６は、例えばレベルコンパレータ等で構成
され、予備等化回路１２の出力信号を所定のスライスレ
ベルでスライスしてデジタルレベルに変換するものであ
る。
させた、この発明の第３の実施例を示している。すなわ
ち、予備等化回路１２の出力信号は、レベル判定回路２
６を介してシフトレジスタ１４に供給される。このレベ
ル判定回路２６は、例えばレベルコンパレータ等で構成
され、予備等化回路１２の出力信号を所定のスライスレ
ベルでスライスしてデジタルレベルに変換するものであ
る。
【００２０】また、このレベル判定回路２６の出力は、
ＶＣＡ２７及びＬＰＦ（ローパスフィルタ）２８を介し
て比較回路２９に供給されて、予備等化回路１２の出力
をＬＰＦ３０を通した信号とレベル比較される。そして
、この比較回路２９では、両ＬＰＦ２８，３０からの出
力信号の振幅の差を検出し、その誤差電圧で各ＶＣＡ２
１，２２，２７の利得を制御することにより、コピー信
号のレベルを再生信号のレベル変動に追従させるように
している。
ＶＣＡ２７及びＬＰＦ（ローパスフィルタ）２８を介し
て比較回路２９に供給されて、予備等化回路１２の出力
をＬＰＦ３０を通した信号とレベル比較される。そして
、この比較回路２９では、両ＬＰＦ２８，３０からの出
力信号の振幅の差を検出し、その誤差電圧で各ＶＣＡ２
１，２２，２７の利得を制御することにより、コピー信
号のレベルを再生信号のレベル変動に追従させるように
している。
【００２１】このため、この第３の実施例によっても、
上記第１及び第２の実施例と同様な効果を得ることがで
きる。また、ＶＣＡ２７の出力及び予備等化回路１２の
出力を、それぞれＬＰＦ２８，３０を介して比較回路２
９に導くようにしたので、比較する信号の帯域を揃え相
似波形とすることができるため、追従精度を向上させる
ことができる。
上記第１及び第２の実施例と同様な効果を得ることがで
きる。また、ＶＣＡ２７の出力及び予備等化回路１２の
出力を、それぞれＬＰＦ２８，３０を介して比較回路２
９に導くようにしたので、比較する信号の帯域を揃え相
似波形とすることができるため、追従精度を向上させる
ことができる。
【００２２】さらに、図４は、図２に示した実施例を変
形させた、この発明の第４の実施例を示している。すな
わち、予備等化回路１２の出力信号は、レベル判定回路
２６を介してＶＣＡ２４に供給される。また、このＶＣ
Ａ２４の出力は、ＬＰＦ２８を介して比較回路２９に供
給されて、予備等化回路１２の出力をＬＰＦ３０を通し
た信号とレベル比較される。そして、この比較回路２９
で検出された誤差電圧でＶＣＡ２４の利得を制御するこ
とにより、コピー信号のレベルを再生信号のレベル変動
に追従させるようにしている。なお、この発明は上記各
実施例に限定されるものではなく、この外その要旨を逸
脱しない範囲で種々変形して実施することができる。
形させた、この発明の第４の実施例を示している。すな
わち、予備等化回路１２の出力信号は、レベル判定回路
２６を介してＶＣＡ２４に供給される。また、このＶＣ
Ａ２４の出力は、ＬＰＦ２８を介して比較回路２９に供
給されて、予備等化回路１２の出力をＬＰＦ３０を通し
た信号とレベル比較される。そして、この比較回路２９
で検出された誤差電圧でＶＣＡ２４の利得を制御するこ
とにより、コピー信号のレベルを再生信号のレベル変動
に追従させるようにしている。なお、この発明は上記各
実施例に限定されるものではなく、この外その要旨を逸
脱しない範囲で種々変形して実施することができる。
【００２３】
【発明の効果】以上詳述したようにこの発明によれば、
ＬＣ法を用いた波形等化において、入力信号がレベル変
動しても誤った波形等化処理が行なわれることを確実に
防止することができ、正確なデジタルデータの再生に寄
与し得る極めて良好な波形等化回路を提供することがで
きる。
ＬＣ法を用いた波形等化において、入力信号がレベル変
動しても誤った波形等化処理が行なわれることを確実に
防止することができ、正確なデジタルデータの再生に寄
与し得る極めて良好な波形等化回路を提供することがで
きる。
【図１】この発明に係る波形等化回路の一実施例をブロ
ック構成図。
ック構成図。
【図２】この発明の第２の実施例を示すブロック構成図
。
。
【図３】この発明の第３の実施例を示すブロック構成図
。
。
【図４】この発明の第４の実施例を示すブロック構成図
。
。
【図５】従来の波形等化回路を示すブロック構成図。
【図６】同従来回路の動作を説明するために示す波形図
。
。
１１…入力端子、１２…予備等化回路、１３…識別回路
、１４…シフトレジスタ、１５，１６…利得減衰回路、
１７…減算回路、１８…遅延回路、１９…識別回路、２
０…出力端子、２１，２２…ＶＣＡ、２３…レベル検出
回路、２４…ＶＣＡ、２５…サンプルホールド回路、２
６…レベル判定回路、２７…ＶＣＡ、２８…ＬＰＦ、２
９…比較回路、３０…ＬＰＦ。
、１４…シフトレジスタ、１５，１６…利得減衰回路、
１７…減算回路、１８…遅延回路、１９…識別回路、２
０…出力端子、２１，２２…ＶＣＡ、２３…レベル検出
回路、２４…ＶＣＡ、２５…サンプルホールド回路、２
６…レベル判定回路、２７…ＶＣＡ、２８…ＬＰＦ、２
９…比較回路、３０…ＬＰＦ。
Claims (4)
- 【請求項１】 入力信号を波形等化する予備等化手段
と、この予備等化手段の出力を基準レベルとレベル比較
して暫定的にデータ識別を行なう第１の識別手段と、こ
の第１の識別手段の出力をシフトして符号間干渉のコピ
ー信号を生成するシフトレジスタと、前記予備等化手段
の出力信号レベルの変動を検出する検出手段と、この検
出手段の出力に基づいて利得が制御されて前記シフトレ
ジスタから出力されるコピー信号のレベルを制御する制
御手段と、前記入力信号を前記第１の識別手段及びシフ
トレジスタの処理時間遅延する遅延手段と、この遅延手
段の出力から前記コピー信号を減算する減算手段と、こ
の減算手段の出力を基準レベルとレベル比較してデータ
識別を行なう第２の識別手段とを具備してなることを特
徴とする波形等化回路。 - 【請求項２】 入力信号を波形等化する予備等化手段
と、この予備等化手段の出力を基準レベルとレベル比較
して暫定的にデータ識別を行なう第１の識別手段と、前
記予備等化手段の出力信号レベルの変動を検出する検出
手段と、この検出手段の出力に基づいて利得が制御され
て前記第１の識別手段の出力信号のレベルを制御する制
御手段と、この制御手段の出力をサンプルホールドして
符号間干渉のコピー信号を生成するサンプルホールド手
段と、前記入力信号を前記第１の識別手段及びサンプル
ホールド手段の処理時間遅延する遅延手段と、この遅延
手段の出力から前記コピー信号を減算する減算手段と、
この減算手段の出力を基準レベルとレベル比較してデー
タ識別を行なう第２の識別手段とを具備してなることを
特徴とする波形等化回路。 - 【請求項３】 入力信号を波形等化する予備等化手段
と、この予備等化手段の出力をデジタルレベルに変換す
るレベル判定手段と、このレベル判定手段の出力をシフ
トして符号間干渉のコピー信号を生成するシフトレジス
タと、前記レベル判定手段の出力の利得を可変可能な第
１の制御手段と、この第１の制御手段の出力と前記予備
等化手段の出力との差成分を検出して前記第１の制御手
段の利得を制御する比較手段と、この比較手段の出力に
基づいて利得が制御されて前記シフトレジスタから出力
されるコピー信号のレベルを制御する第２の制御手段と
、前記入力信号を前記第１の識別手段及びシフトレジス
タの処理時間遅延する遅延手段と、この遅延手段の出力
から前記コピー信号を減算する減算手段と、この減算手
段の出力を基準レベルとレベル比較してデータ識別を行
なう第２の識別手段とを具備してなることを特徴とする
波形等化回路。 - 【請求項４】 入力信号を波形等化する予備等化手段
と、この予備等化手段の出力をデジタルレベルに変換す
るレベル判定手段と、このレベル判定手段の出力の利得
を可変可能な制御手段と、この制御手段の出力と前記予
備等化手段の出力との差成分を検出して前記制御手段の
利得を制御する比較手段と、前記制御手段の出力をサン
プルホールドして符号間干渉のコピー信号を生成するサ
ンプルホールド手段と、前記入力信号を前記第１の識別
手段及びサンプルホールド手段の処理時間遅延する遅延
手段と、この遅延手段の出力から前記コピー信号を減算
する減算手段と、この減算手段の出力を基準レベルとレ
ベル比較してデータ識別を行なう第２の識別手段とを具
備してなることを特徴とする波形等化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1448891A JPH04254968A (ja) | 1991-02-05 | 1991-02-05 | 波形等化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1448891A JPH04254968A (ja) | 1991-02-05 | 1991-02-05 | 波形等化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04254968A true JPH04254968A (ja) | 1992-09-10 |
Family
ID=11862438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1448891A Pending JPH04254968A (ja) | 1991-02-05 | 1991-02-05 | 波形等化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04254968A (ja) |
-
1991
- 1991-02-05 JP JP1448891A patent/JPH04254968A/ja active Pending
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