JPH0425091A - 半導体素子ユニット - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は複数の半導体素子を絶縁基板に搭載してなる
半導体素子ユニットに関するものである。

〔従来の技術〕

近年、半導体集積回路の高集積化、微細化が急速に進ん
でおシ、それに伴って半導体素子を実装する際の高密度
化、また実装用絶縁基板の小型化の傾向もますます強ぐ
なってきている。

第６図は従来の挿入型および面実装型の半導体素子を実
装するために用いられている絶縁基板の乎面図、第７図
は挿入型および面実装型の半導体素子を絶縁基板に実装
したときの正面図である。

図においてＩｌｌは絶縁基板、（２１は挿入型半導体素
子、（３）は面実装型半導体素子、１４）は挿入型半導
体素子＋２１全絶縁基板）１）上に実装するための電極
であるスルーホール、１５）は面実装型半導体素子（３
）を絶縁基板１１）上に実装するための電極であるラン
ド、（６）はハンダである。

従来の半導体素子ユニットは挿入型半導体素子（２１と
面実装型半導体素子（３）とを同一の絶縁基極）１）に
実装する場合、第６図および第７図に示すように、それ
ぞれ絶縁基板ｆｉｌ上に個別にハンダ（６）ヲ介して実
装されている。

〔発明が解決しようとする課題〕

従来の半導体素子ユニットの構成は以上のようであり、
第６図に示すように挿入型半導体素子（２）用のスルー
ホー１４）と面実装型半導体素子（３用のランド（６）
全同一の絶縁基板ｆｌｌ内においてこの絶縁基板山上に
個別に設けているため、実装密度が低く、実装密度の向
上の妨げとなっているという問題があった。

この発明は上記のような問題点を解消するためになされ
たもので、半導体素子を絶縁基板に実装する際の実装密
度を高め、かつ、絶縁基板の小型化も可能な半導体素子
ユニットヲ潜ることを目的とする。

〔問題を解決するための手段〕 この発明の第１の発明に係る半導体素子ユニットは絶縁
基板と、この絶縁基板に複数のダＳｔの電極を所定間隔
に配列してなる第１の電極群と、隣り合うｉｆＪ記第１
の電極間にそれぞれ設けられるとともに前記所定間隔に
配列してなる第２の電極群と、前記第１（７）電極群に
その複数の外部導出導体が接続されてなる第１の半導体
素子と、　ｎｒＪ記第２の電極群にその複数の外部導出
導体が接続されてなる第２の半導体素子とを備え、＋ｉ
ｆｆ記第１の半導体素子とｉｆ前記第２の半導体素子と
はそれらの主面が互いに重なり合うようにしたものであ
る。

１だ、この発明の第２の発明に係る半導体素子ユニット
は、絶縁基板と、この絶縁基板に載督された第１の半導
体素子と、１０記絶縁基板に前記第１の半導体素子を覆
うように設けられた第２の半導体素子とを備えたもので
ある。

〔作用〕

この発明によれば第１および第２の電極群に接続した第
１および第２の半導体素子の主面が互いに鍬なシ合うよ
うに構成することにより。

実装密度の向上を図ることができる。

〔実施例〕

以下、この発明の実施例全図？用いて説明する。第１図
はこの発明の実施列に使用される絶縁基板の平面図であ
る。図においてｉｌ＋は絶縁基板、（４）ハ挿入型半導
体素子用スルーホール、Ｃ以下スルーホールと称する）
＋５１１’ｊ而実装型半導体素子用ランド（以下ランド
と称する）である。

ここで、スルーホール（４）とランド（５）とは従来例
のように互に別の平面領域に設けるのではなく１奇り合
うランド＋５１間にこのランド（５）間のピッチと同じ
ピッチでスルーホー（４）を設けているので実装密度を
上げることができる。

第２図および第３図は第１図の絶縁基板Ｉｌｌに設けた
スルーホール（４）とランド１５１に半導体素子を実装
したときの正面図である。

図において１２）は挿入型半導体素子、（３１はｒｊｎ
実装型半導体素子、（６）に７・ンダである。

第２図は挿入型半導体素子（２）として°Ｄ工Ｐ　（Ｄ
ｕａｌ■ｎ１１ｎｅ　Ｆａｃａｄｅ）　　ｆ用いた半導
体素子ユニットであり、第８図は挿入型半導体素子（２
１としてＳ工Ｐ　（Ｓｉｎｙｌｅ工ｎ１ｉｎｅ　Ｐａｃ
ｋａｙｅ）　ｋ用いた半導体素子ユニットである。

なお、上記実施例では面実装型半導体素子（３）と挿入
型半導体素子（２１とのリード線のピッチが同一間隔の
ものである必要があったが、第４図および第５図に示す
ように挿入型半導体素子（２）と面実装型半導体素子（
３１に大小関係がある場合は画素子間においてリード線
のピッチを合わせる必要もない。

また、上記実施例では２個の半導体素子について述べた
が、２個以上の半導体素子についても可能なことは言う
までもない。上記いずれの場合であっても同様の効果を
奏する。

〔発明の効果〕

以上のようにこの発明の第１の発明によれば所定間隔に
配列された第１の電極群の間に、第１の電極群と同じ間
隔で、第２の電極群を配列し、第１の電極群に実装され
る第ｌの半導体素子と第２の電極群に実装される第２の
半導体素子との主面が互いに爪なり合うようにしたので
実装密度の向上がはかることができ、絶縁基板の小型化
をはかることができるという効果がある。才だ、この発
明の第２の発明によれば絶縁基板に第１の半導体素子を
覆うように第２の半導体素子を設けたので実装密度の向
上がはかることができ、絶縁基板の小型化をはかること
ができるという効果がある。

【図面の簡単な説明】

第１図はこの発明の実施例に使用される絶縁基板の平面
図、第２図はこの発明の一実施例を示す正面図、第８図
はこの発明の他の実施例ケ示す正面図、第４図、第５図
はこの発明の他の実施例を示す平面図および正面図、第
６図は従来の半導体素子ユニットＶＣ便用される絶縁基
板の平面図、第７図は絶縁基板に半導体素子を実装した
従来の半導体素子ユニットヲ示す正面図である。 図において山は絶縁基板、＋２１は挿入型半導体素子、
電３（は面実装型半導体素子、）４１は挿入型半導体素
子用スルーホール１，５１は面実装型半導体素子用ラン
ド、）６）はハンダである。 なお、図中、同一符号は同一　又は相当部分を小す。

Claims (2)

【特許請求の範囲】
1. （１）絶縁基板と、この絶縁基板に複数の第１の電極を
   所定間隔に配列してなる第１の電極群と隣り合う前記第
   １の電極間にそれぞれ設けられるとともに前記所定間隔
   に配列してなる第２の電極群と、前記第１の電極群にそ
   の複数の外部導出導体が接続されてなる第１の半導体素
   子と、前記第２の電極群にその複数の外部導出導体が接
   続されてなる第２の半導体素子とを備え、前記第１の半
   導体素子と前記第２の半導体素子とはそれらの主面が互
   いに重なり合うことを特徴とする半導体素子ユニット。
2. （２）絶縁基板と、この絶縁基板に載置された第１の半
   導体素子と、前記基板に前記第１の半導体素子を覆うよ
   うに設けられた第２の半導体素子とを備えた半導体素子
   ユニット。