JPH04245682A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH04245682A JPH04245682A JP3196791A JP3196791A JPH04245682A JP H04245682 A JPH04245682 A JP H04245682A JP 3196791 A JP3196791 A JP 3196791A JP 3196791 A JP3196791 A JP 3196791A JP H04245682 A JPH04245682 A JP H04245682A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- bus line
- field effect
- effect transistor
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体誘電体基板上に
構成されたモノリシックマイクロ波ＩＣに用いられるマ
イクロ波帯電界効果トランジスタに関し、特に、その高
利得化を図った電界効果トランジスタに関する。
構成されたモノリシックマイクロ波ＩＣに用いられるマ
イクロ波帯電界効果トランジスタに関し、特に、その高
利得化を図った電界効果トランジスタに関する。
【０００２】
【従来の技術】一般に、電界効果トランジスタを複数個
並列配置して成る半導体装置では、ゲート，ソースおよ
びドレインの各電極のフィンガをくし歯形に配置する構
造が採用される。
並列配置して成る半導体装置では、ゲート，ソースおよ
びドレインの各電極のフィンガをくし歯形に配置する構
造が採用される。
【０００３】例えば、図６に示すように、電界効果トラ
ンジスタ１は、所定間隔で並べたゲート電極２を有し、
これらの複数のゲート電極２間にソース電極３とドレイ
ン電極４とをそれぞれ交互に配置している。そして、こ
れらゲート電極２，ソース電極３，ドレイン電極４のう
ち、特に、ゲート電極２およびドレイン電極４はそれぞ
れのバスライン２ａ，４ａを通りそれぞれの引出し電極
５，６において集合され、図外の回路に延設され接続さ
れている。
ンジスタ１は、所定間隔で並べたゲート電極２を有し、
これらの複数のゲート電極２間にソース電極３とドレイ
ン電極４とをそれぞれ交互に配置している。そして、こ
れらゲート電極２，ソース電極３，ドレイン電極４のう
ち、特に、ゲート電極２およびドレイン電極４はそれぞ
れのバスライン２ａ，４ａを通りそれぞれの引出し電極
５，６において集合され、図外の回路に延設され接続さ
れている。
【０００４】一方、電界効果トランジスタの製造プロセ
スにおいては、電気的配線手段として、ゲート電極２を
形成するゲート電極配線（主としてスパッタ等により、
厚み数千オングストローム）とこれに立体的に交差が可
能な半導体基板の最上層に設けたメッキ配線層（主とし
てメッキ金属により、厚み数ミクロン）との２つが用意
されており、通常ゲート電極２およびゲートバスライン
２ａは当該ゲート電極配線を用い、ドレイン電極４およ
びドレインバスライン４ａは大電流密度となるためメッ
キ配線層を用い、ドレインバスライン４ａと交差するソ
ース引出し電極７はゲート電極配線を用いている。
スにおいては、電気的配線手段として、ゲート電極２を
形成するゲート電極配線（主としてスパッタ等により、
厚み数千オングストローム）とこれに立体的に交差が可
能な半導体基板の最上層に設けたメッキ配線層（主とし
てメッキ金属により、厚み数ミクロン）との２つが用意
されており、通常ゲート電極２およびゲートバスライン
２ａは当該ゲート電極配線を用い、ドレイン電極４およ
びドレインバスライン４ａは大電流密度となるためメッ
キ配線層を用い、ドレインバスライン４ａと交差するソ
ース引出し電極７はゲート電極配線を用いている。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来の電界効果トランジスタにあっては、ゲートバス
ラインにゲート電極配線を使用しており、この厚みが数
千オングストロームと薄く、電気抵抗が大きいので、こ
の部分での高周波電流の損失が大きく、電界効果トラン
ジスタの持つ最大有能利得を十分に引き出せていないと
いう欠点がある。
た従来の電界効果トランジスタにあっては、ゲートバス
ラインにゲート電極配線を使用しており、この厚みが数
千オングストロームと薄く、電気抵抗が大きいので、こ
の部分での高周波電流の損失が大きく、電界効果トラン
ジスタの持つ最大有能利得を十分に引き出せていないと
いう欠点がある。
【０００６】本発明は、上記の問題点にかんがみてなさ
れたもので、ゲートバスラインにおける高周波電流の損
失を少なくして高利得化を図った電界効果トランジスタ
の提供を目的とする。
れたもので、ゲートバスラインにおける高周波電流の損
失を少なくして高利得化を図った電界効果トランジスタ
の提供を目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
本発明の電界効果トランジスタは、半導体基板上にゲー
ト，ソース，ドレインの各電極のフィンガをくし歯形に
並設してなる電界効果トランジスタにおいて、これらの
電極を囲む仮想四辺形の１つの対角位置にドレイン引出
し電極を配し、この仮想四辺形の上記の電極フィンガと
直角な辺のうちドレインバスラインを含まない辺に上記
ゲート電極の厚さよりも厚いゲートバスラインを配した
構成としてある。
本発明の電界効果トランジスタは、半導体基板上にゲー
ト，ソース，ドレインの各電極のフィンガをくし歯形に
並設してなる電界効果トランジスタにおいて、これらの
電極を囲む仮想四辺形の１つの対角位置にドレイン引出
し電極を配し、この仮想四辺形の上記の電極フィンガと
直角な辺のうちドレインバスラインを含まない辺に上記
ゲート電極の厚さよりも厚いゲートバスラインを配した
構成としてある。
【０００８】そして、必要に応じ、ゲートバスラインを
半導体基板上の最上層に設けた配線用金属で構成してあ
る。
半導体基板上の最上層に設けた配線用金属で構成してあ
る。
【０００９】そしてまた、必要に応じ、ゲート電極のフ
ィンガとゲートバスラインとを半導体基板の厚み方向に
スルーホールで接続した構成としてある。
ィンガとゲートバスラインとを半導体基板の厚み方向に
スルーホールで接続した構成としてある。
【００１０】
【作用】上記構成からなる電界効果トランジスタによれ
ば、ゲート電極よりもゲートバスラインの厚さを厚くし
たので、それだけ電気抵抗が小さくなり、高周波電流の
損失が低減する。
ば、ゲート電極よりもゲートバスラインの厚さを厚くし
たので、それだけ電気抵抗が小さくなり、高周波電流の
損失が低減する。
【００１１】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】図１は実施例に係る電界効果トランジスタ
を示す平面図、図２はその断面図である。
を示す平面図、図２はその断面図である。
【００１３】実施例に係る電界効果トランジスタ１は、
ゲート電極２，ソース電極３，ドレイン電極４のフィン
ガをくし歯形に並設してある。ゲート電極２およびドレ
イン電極４は、仮想四辺形のうち各電極に直角な辺上に
それぞれ設けられたゲートバスライン２ａおよびドレイ
ンバスライン４ａに接続されている。ゲートバスライン
２ａおよびドレインバスライン４ａはそれぞれゲート引
出し電極５およびドレイン引出し電極６において集合さ
れている。また、ソース電極３はソース引出し電極７に
集合されている。
ゲート電極２，ソース電極３，ドレイン電極４のフィン
ガをくし歯形に並設してある。ゲート電極２およびドレ
イン電極４は、仮想四辺形のうち各電極に直角な辺上に
それぞれ設けられたゲートバスライン２ａおよびドレイ
ンバスライン４ａに接続されている。ゲートバスライン
２ａおよびドレインバスライン４ａはそれぞれゲート引
出し電極５およびドレイン引出し電極６において集合さ
れている。また、ソース電極３はソース引出し電極７に
集合されている。
【００１４】上記ゲート電極２は、金スパッタ膜等のゲ
ート電極配線層金属で形成されている。また、上記ゲー
トバスライン２ａは、半導体基板１０の最上層に設けた
金メッキ等のメッキ配線層で形成され、ゲート電極２の
厚さよりも厚く形成されている。ゲート電極２とゲート
バスライン２ａとはスルーホール８で接続されており、
ゲート引出し電極５（ゲート電極引出しパッド）に至る
。
ート電極配線層金属で形成されている。また、上記ゲー
トバスライン２ａは、半導体基板１０の最上層に設けた
金メッキ等のメッキ配線層で形成され、ゲート電極２の
厚さよりも厚く形成されている。ゲート電極２とゲート
バスライン２ａとはスルーホール８で接続されており、
ゲート引出し電極５（ゲート電極引出しパッド）に至る
。
【００１５】ソース電極３はメッキ配線層で形成され、
従来例と同じく、ドレインバスライン４ａの下部を交差
するゲート配線層で形成された線路（図中省略）により
、該ドレインバスライン４ａをくぐり、メッキ配線層で
形成されたソース電極７にスルーホール８を介して接続
されている。
従来例と同じく、ドレインバスライン４ａの下部を交差
するゲート配線層で形成された線路（図中省略）により
、該ドレインバスライン４ａをくぐり、メッキ配線層で
形成されたソース電極７にスルーホール８を介して接続
されている。
【００１６】符号９はシリコン酸化膜等で形成される層
間絶縁膜、１０はガリウムひ素等の半導体基板である。
間絶縁膜、１０はガリウムひ素等の半導体基板である。
【００１７】今、図６に示す従来例と、図１の実施例に
おける電界効果トランジスタとの最大有能利得の比較を
電子計算機シミュレーションにより行った結果を図３に
示す。
おける電界効果トランジスタとの最大有能利得の比較を
電子計算機シミュレーションにより行った結果を図３に
示す。
【００１８】本シミュレーションにおいては、ゲート電
極配線層金属として厚さ０．４μｍの金スパッタ膜を用
い、メッキ配線層金属として厚さ２μｍの金メッキを用
いた。また、ゲートバスライン２ａの幅は２μｍ，ドレ
インバスライン４ａの幅は１０μｍ（単位ゲート幅２０
０μｍ，総ゲート幅１０００μｍ（２００μｍ５個の並
列接続））としている。
極配線層金属として厚さ０．４μｍの金スパッタ膜を用
い、メッキ配線層金属として厚さ２μｍの金メッキを用
いた。また、ゲートバスライン２ａの幅は２μｍ，ドレ
インバスライン４ａの幅は１０μｍ（単位ゲート幅２０
０μｍ，総ゲート幅１０００μｍ（２００μｍ５個の並
列接続））としている。
【００１９】図３において、カーブ（Ｂ）は従来例の場
合、カーブ（Ａ）は本実施例の場合を示している。カー
ブ（Ｂ），カーブ（Ａ）でそれぞれ１０ＧＨＺ以下，１
２ＧＨＺ 以下では、電界効果トランジスタの動作安定
度を示すＫファクタは１以下となり、最大有能利得は計
算できなくなるので、この場合にはＫ＝１の時の最大安
定利得を示している（図３中破線部分）。
合、カーブ（Ａ）は本実施例の場合を示している。カー
ブ（Ｂ），カーブ（Ａ）でそれぞれ１０ＧＨＺ以下，１
２ＧＨＺ 以下では、電界効果トランジスタの動作安定
度を示すＫファクタは１以下となり、最大有能利得は計
算できなくなるので、この場合にはＫ＝１の時の最大安
定利得を示している（図３中破線部分）。
【００２０】最大有能利得の比較において、カーブ（Ａ
）では、ゲートバスライン２ａの抵抗値が、その断面積
増加によりカーブ（Ｂ）のそれより下がるので、例えば
、１５ＧＨＺ において８．９ｄＢを示し、カーブ（Ｂ
）の７．３ｄＢに比べて１．６ｄＢ増加していることが
分かる。
）では、ゲートバスライン２ａの抵抗値が、その断面積
増加によりカーブ（Ｂ）のそれより下がるので、例えば
、１５ＧＨＺ において８．９ｄＢを示し、カーブ（Ｂ
）の７．３ｄＢに比べて１．６ｄＢ増加していることが
分かる。
【００２１】図４および図５には第二の実施例に係る電
界効果トランジスタを示してある。これは、ゲート引出
し電極５を多数配置したもので、この場合には、各セル
へのゲート入力ドライブ信号の位相ズレが小さくなるの
で最大有能利得はさらに増加する。
界効果トランジスタを示してある。これは、ゲート引出
し電極５を多数配置したもので、この場合には、各セル
へのゲート入力ドライブ信号の位相ズレが小さくなるの
で最大有能利得はさらに増加する。
【００２２】
【発明の効果】以上説明したように本発明の電界効果ト
ランジスタによれば、ゲート電極バスラインをメッキ配
線層を用い、その厚みをゲート配線膜より厚くしたので
、抵抗値を小さくして損失を低減することができ、電界
効果トランジスタの最大有能利得を増加させることがで
きるという効果がある。
ランジスタによれば、ゲート電極バスラインをメッキ配
線層を用い、その厚みをゲート配線膜より厚くしたので
、抵抗値を小さくして損失を低減することができ、電界
効果トランジスタの最大有能利得を増加させることがで
きるという効果がある。
【００２３】その結果、マイクロ波無線増幅器を構成す
る電界効果トランジスタの個数の削減や、マイクロ波モ
ノリシック集積回路のチップサイズの縮小などを図るこ
とができ、コストダウンに多大の効果がある。
る電界効果トランジスタの個数の削減や、マイクロ波モ
ノリシック集積回路のチップサイズの縮小などを図るこ
とができ、コストダウンに多大の効果がある。
【図１】本発明の実施例に係る電界効果トランジスタを
示す平面図である。
示す平面図である。
【図２】図１中Ａ−Ａ線断面図である。
【図３】本発明の実施例と従来例との最大有能利得の特
性比較グラフである。
性比較グラフである。
【図４】本発明の第二の実施例に係る電界トランジスタ
を示す平面図である。
を示す平面図である。
【図５】図４中Ｂ−Ｂ線断面図である。
【図６】従来の電界効果トランジスタの一例を示す平面
図である。
図である。
１ 電界効果トランジスタ
２ ゲート電極
２ａ ゲートバスライン
３ ソース電極
４ ドレイン電極
４ａ ドレインバスライン
５ ゲート引出し電極
６ ドレイン引出し電極
７ ソース引出し電極
８ スルーホール
９ 層間絶縁膜
１０ 半導体基板
Claims (3)
- 【請求項１】 半導体基板上にゲート，ソース，ドレ
インの各電極のフィンガをくし歯形に並設してなる電界
効果トランジスタにおいて、これらの電極を囲む仮想四
辺形の１つの対角位置にドレイン引出し電極を配し、こ
の仮想四辺形の上記の電極フィンガと直角な辺のうちド
レインバスラインを含まない辺に上記ゲート電極の厚さ
よりも厚いゲートバスラインを配したことを特徴とする
電界効果トランジスタ。 - 【請求項２】 ゲートバスラインを半導体基板上の最
上層に設けた配線用金属で構成したことを特徴とする請
求項１記載の電界効果トランジスタ。 - 【請求項３】 ゲート電極のフィンガとゲートバスラ
インとを半導体基板の厚み方向にスルーホールで接続し
たことを特徴とする請求項１または２記載の電界効果ト
ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3196791A JPH04245682A (ja) | 1991-01-31 | 1991-01-31 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3196791A JPH04245682A (ja) | 1991-01-31 | 1991-01-31 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04245682A true JPH04245682A (ja) | 1992-09-02 |
Family
ID=12345724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3196791A Pending JPH04245682A (ja) | 1991-01-31 | 1991-01-31 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04245682A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012009615A (ja) * | 2010-06-24 | 2012-01-12 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
| JP2012119469A (ja) * | 2010-11-30 | 2012-06-21 | Fujitsu Semiconductor Ltd | 半導体装置 |
| JP5656644B2 (ja) * | 2008-12-19 | 2015-01-21 | 株式会社アドバンテスト | 半導体装置、半導体装置の製造方法およびスイッチ回路 |
-
1991
- 1991-01-31 JP JP3196791A patent/JPH04245682A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5656644B2 (ja) * | 2008-12-19 | 2015-01-21 | 株式会社アドバンテスト | 半導体装置、半導体装置の製造方法およびスイッチ回路 |
| JP2012009615A (ja) * | 2010-06-24 | 2012-01-12 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
| JP2012119469A (ja) * | 2010-11-30 | 2012-06-21 | Fujitsu Semiconductor Ltd | 半導体装置 |
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