JPH04245647A - 電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、超高速動作を要する電
界効果トランジスタ（ＦＥＴ）の構造に関するものであ
る。

【０００２】

【従来の技術】従来、この種の超高速デバイスとしては
、例えば、図６に示される構造をしたＨＥＭＴ（高電子
移動度トランジスタ）がある。ＩｎＰ半導体基板１上に
はアンドープＩｎＰ層２が形成され、このアンドープＩ
ｎＰ層２上にはＡｌｘ　Ｉｎ１−ｘ　Ａｓにドナーが選
択的に添加されたｎ−Ａｌｘ　Ｉｎ１−ｘ　Ａｓ層３が
形成されている。さらに、このｎ−Ａｌｘ　Ｉｎ１−ｘ
　Ａｓ層３上にはｎ＋　−ＩｎＧａＡｓ層４が形成され
ており、中央部に形成されたリセスに露出するｎ−Ａｌ
ｘ　Ｉｎ１−ｘ　Ａｓ層３にショットキ接触してゲート
電極５が形成されている。 また、ｎ＋　−ＩｎＧａＡｓ層４上にはオーミック電極
６，７が形成されている。

【０００３】また、この他に、特開昭６４−８２６７７
号公報に開示された２層プラナドープ構造を持つ超高速
デバイスもある。このデバイスにおいては、不純物が２
次元平面状にドープされたプレーナドープ層が、電子の
平均自由行程以内の間隔で２層設けられている。これら
プレーナドープ層がチャネル層に用いられることにより
、デバイスの高速化が図られている。

【０００４】

【発明が解決しようとする課題】上記従来のＨＥＭＴの
ようにＡｌＩｎＡｓ／ＩｎＰのヘテロ接合を用いた系に
おいては、チャネルになるＩｎＰ層２中を走行する電子
がこの上層にあるＡｌＩｎＡｓ層３に遷移する実空間遷
移を生じる場合がある。この実空間遷移は次のように説
明することが出来る。ｎ−ＡｌＩｎＡｓ層３とアンドー
プＩｎＰ層２とのヘテロ接合部には図７に示されるエネ
ルギバンドが形成され、図示の斜線部に２次元電子ガス
が蓄積される。しかし、ドレイン・ソース間に高電界が
印加されて２次元電子ガスの持つエネルギが高くなると
、２次元電子ガス中の電子はｎ−ＡｌＩｎＡｓ層３側に
図示の矢印のように遷移する。

【０００５】ドレイン・ソース間には動作時に一般的に
高電界が印加され、また、ＡｌＩｎＡｓ層３ではＩｎＰ
層２よりも電子の輸送特性が劣るため、この実空間遷移
が起こるとＦＥＴの高周波特性は劣化してしまう。

【０００６】また、上記従来のＨＥＭＴは、アンドープ
ＩｎＰ層２とｎ−ＡｌＩｎＡｓ層３とのヘテロ接合界面
に生じる２次元電子ガス層８をチャネルとしている。こ
のチャネルはＧａＡｓやＩｎＧａＡｓよりも電子飽和速
度の高いＩｎＰ中に形成されるため、高性能な高周波デ
バイスが得られる。しかしながら、このようなＨＥＭＴ
の最大電流密度は２次元電子ガス濃度の上限で決定され
、チャネル層が２次元状になっているため、電子ガス濃
度を高めることには限界が有った。このため、十分に高
い出力を有する高周波デバイスを得ることが出来なかっ
た。

【０００７】一方、上記従来の２層プラナドープ構造を
持つＦＥＴにおいても、チャネル層に２次元平面状の薄
いプレーナドープ層を用いており、プレーナドープ層の
厚さは約５〜６オングストロームの一原子層分の厚さに
なっている。従って、このプレーナドープ層に対する不
純物ドーピング量はたかだか１×１０１３／ｃｍ２　程
度である。このため、チャネル層中の電子濃度はプレー
ナドープ層をたとえ２層設けたとしても限られたものに
なり、上記従来のＨＥＭＴと同様に、素子の高速化は図
れるがその高出力化は妨げられていた。

【０００８】

【課題を解決するための手段】本発明はこのような課題
を解消するためになされたもので、不純物を全く含まな
いまたは低濃度に含む電子輸送特性の優れた材質から成
る第１の半導体層と、この第１の半導体層にほぼ格子整
合する結晶構造を有するｎ型の不純物を高い濃度に含ん
で薄く形成されたＩｎＰからなる第１のチャネル層と、
この第１のチャネル層にほぼ格子整合する結晶構造を有
する不純物を全く含まないまたは低濃度に含む電子輸送
特性の優れた材質から成る第２の半導体層と、この第２
の半導体層にほぼ格子整合する結晶構造を有するｎ型の
不純物を高い濃度に含んで薄く形成されたＩｎＰからな
る第２のチャネル層と、この第２のチャネル層にほぼ格
子整合する結晶構造を有する不純物を全く含まないまた
は低濃度に含む電子輸送特性の優れた材質から成る第３
の半導体層と、この第３の半導体層とヘテロ接合を形成
しかつゲート電極にショットキ接触する不純物を全く含
まないまたは低濃度に含むＡｌＸ　Ｉｎ１−Ｘ　Ａｓ（
０．４≦Ｘ≦０．６）から成る第４の半導体層とを備え
てＦＥＴが形成されたものである。

【０００９】

【作用】ドレイン・ソース間に低い電界が印加されてい
る時には、不純物を高濃度に含む第１および第２の各チ
ャネル層に生じた電子は、これら各チャネル層の中間に
ある不純物を全く含まないまたは低濃度に含む電子輸送
特性の優れた第２の半導体層に存在する確率が高くなる
。

【００１０】ドレイン・ソース間に高い電界が印加され
ると、チャネル中を走行する電子はエネルギを得、第１
および第２の各チャネル層を挟んでいる電子輸送特性の
優れた第１および第３の各半導体層へ飛び出す。

【００１１】また、第１および第２の各チャネル層はあ
る程度の厚さを有するため、高い濃度に不純物を含ませ
ることが出来、チャネルは大量の電子によって形成され
る。

【００１２】

【実施例】図１は本発明の一実施例によるＦＥＴの構造
を示しており、その製造方法は図２の工程断面図に示さ
れる。この製造方法について以下に説明する。

【００１３】まず、半絶縁性のＩｎＰ半導体基板２１上
に、第１の半導体層２２，第１のチャネル層２３，第２
の半導体層２４，第２のチャネル層２５，第３の半導体
層２６，第４の半導体層２７，およびコンタクト層２８
を順次エピタキシャル成長する（図２（ａ）参照）。こ
のエピタキシャル成長は、ＭＢＥ（分子線エピタクシー
）法またはＯＭＶＰＥ（有機金属気相エピタクシー）法
によって行われる。

【００１４】半導体基板２１上の第１の半導体層２２は
、各チャネル層２３，２５よりも電子輸送特性の優れた
アンドープ状態のＩｎＰからなり、厚さは１μｍである
。第１のチャネル層２３および第２のチャネル層２５は
、それぞれ２×１０１８／ｃｍ３　の濃度にＳｉがドー
プされたｎ＋型のＩｎＰからなり、厚さはそれぞれ１０
０オングストロームである。各チャネル層２３，２５に
挟まれた第２の半導体層２４は、各チャネル層２３，２
５よりも電子輸送特性の優れたアンドープ状態のＩｎＰ
からなり、厚さは１００オングストロームである。第２
のチャネル層２５上の第３の半導体層２６は、この第２
の半導体層２４と同じ材料からなり、厚さは２００オン
グストロームである。第３の半導体層２６とヘテロ接合
を形成する第４の半導体層２７は、Ａｌの組成比Ｘが０
．４以上０．６以下（０．４≦Ｘ≦０．６）のアンドー
プ状態のＡｌｘ　Ｉｎ１−ｘ　Ａｓからなり、厚さは２
００オングストロームである。この第４の半導体層２７
上のコンタクト層２８は、４×１０１８／ｃｍ３　の濃
度にドナーがドープされたｎ＋　型のＩｎＧａＡｓから
なり、厚さは５００オングストロームである。

【００１５】ここで、各チャネル層２３，２５のそれぞ
れのキャリア濃度および厚さは後述する量子井戸を形成
できるだけの濃度および厚さになっている。また、これ
ら各チャネル層２３，２５中の電子はエネルギを持って
いるため、電子は後述のようにこれら各チャネル層２３
，２５の厚みよりも僅かに拡がった領域に存在している
。各チャネル層２３，２５に挟まれた第２の半導体層２
４の厚さは、後述のように、これら各チャネル層２３，
２５にそれぞれ生じたこの電子の拡がりが相互に十分に
重なり合う厚さになっている。また、第２のチャネル層
２５上にある第３の半導体層２６の厚さは、電子のこの
拡がった領域が第４の半導体層２７に達しない厚さにな
っている。

【００１６】つまり、各チャネル層２３，２５によって
形成される本ＦＥＴのチャネル付近のエネルギバンドは
図３（ａ）に示される構造になる。また、同図（ｂ）は
このエネルギバンドに対応する半導体領域を示している
。すなわち、エネルギバンド図は、図の左側に位置する
基板表面側から順に第３の半導体層２６，第２のチャネ
ル層２５，第２の半導体層２４，第１のチャネル層２３
および第１の半導体層２２に対応して描かれている。 従って、バンドの中央部は、各チャネル・ドーピング面
に挟まれた第２の半導体層２４に相当している。ここで
、高濃度薄層化された各チャネル層２３，２５の両側は
半導体層２２，２４，２６に挟まれ、各チャネル層２３
，２５の厚さは１００オングストロームと薄く形成され
ている。このため、伝導帯に曲がりを生じてＶ形のポテ
ンシャルが各チャネル層２３，２５に対応して図示のよ
うに形成され、２つの量子井戸が構成される。なお、各
チャネル層２３，２５の厚さは１００オングストローム
にしているが、伝導帯にこのような量子井戸を形成する
ためにはある程度の薄さ、例えば、それぞれ２００オン
グストローム以下の薄さであれば良い。

【００１７】チャネル中の電子は電界印加の小さい基底
状態においては一番下のサブバンドＥＡ　にある。しか
し、より大きな電界が印加されてエネルギを得ることに
より、電子はこのサブバンドＥＡ　上にあるサブバンド
ＥＢ　に移り、順次エネルギ準位の高いサブバンドに移
行する。ここで、各サブバンドにおける電子の存在確率
は図示の波動関数の拡がりを呈し、各チャネル層２３，
２５を挟む各半導体層２２，２６において、チャネル層
２３，２５が形成された半導体領域よりも僅かに拡がっ
た部分で零に近付く。また、各チャネル層２３，２５に
挟まれた第２の半導体層２４の厚さは、基底状態の時に
、各量子井戸に生じた電子の存在確率が各ドーピング面
のほぼ中央部において一番高くなる厚さに設定されてい
る。つまり、基底状態の時に各量子井戸に対応して描か
れる波動関数波形が、各ドーピング面のほぼ中央部にお
いて図示のように相互に十分に重なり合う厚さに設定さ
れている。また、基板表面側のアンドープＩｎＰ層、つ
まり、第３の半導体層２６の厚さは、第２のチャネル層
２５から図示の左側に拡がって分布する電子が第４の半
導体層２７に達しない厚さになっている。

【００１８】また、この第４の半導体層２７には後述す
るゲート電極がショットキ接触して形成されるが、その
厚さはこのゲート電極からトンネル効果によって電流が
流れ出ないだけの厚さになっている。これら第４の半導
体層２７，第３の半導体層２６，第２のチャネル層２５
，第２の半導体層２４および第１のチャネル層２３の各
層は、上述した層厚に関する各条件を満たしつつ、それ
らの合計の厚さがＦＥＴの動作性能を満足し得る程に十
分に薄いものとなっている。また、最上層のコンタクト
層２８は基板表面の保護および後述するドレイン電極・
ソース電極とのオーミック・コンタクトを取るためのも
のであり、本発明の本質とは関係を持たないものである
。

【００１９】次に、上記のように、各層を順次半導体基
板２１上に形成した後、最上層のコンタクト層２８上に
ＡｕＧｅ／Ｎｉ金属を形成する。そして、通常のフォト
リソグラフィ技術を用いてオーミック電極パターンを形
成し、コンタクト層２８にオーミック接触したドレイン
電極２９およびソース電極３０を形成する（図２（ｂ）
参照）。次に、同様な通常のフォトリソグラフィ技術を
用いてゲート電極パターンを形成する。そして、このパ
ターンをマスクにし、ドレイン電極２９およびソース電
極３０間の中央部にあるコンタクト層２８をエッチング
により選択的に除去し、リセス３１を形成する（同図（
ｃ）参照）。

【００２０】次に、このリセス３１において露出してい
る第４の半導体層２７にショットキ接触したＴｉ／Ｐｔ
／Ａｕ金属からなるゲート電極３２を形成する。この結
果、図１に示される構造をしたＦＥＴが完成される。

【００２１】このような構造において、ドレイン電極２
９およびソース電極３０間に低電圧が印加されると、各
チャネル層２３，２５中の電子には低い電界が加えられ
、各チャネル層２３，２５中の電子は図３のサブバンド
ＥＡ　に示される波動関数波形に従って分布する。つま
り、第１および第２の各チャネル層２３，２５から生じ
た電子は、これら各チャネル層２３，２５の中間にある
、ほぼアンドープ状態の第２の半導体層２４に存在する
確率が高くなる。このため、チャネル中の電子は不純物
散乱の影響を受け難くなり、高速度でチャネルを走行す
る。

【００２２】ドレイン電極２９およびソース電極３０間
の電圧を増加していくと、これに伴って各チャネル層２
３，２５中の電界強度が増す。このため、サブバンドＥ
Ａ　に分布していたチャネル中の電子は、この電界強度
の増加により供与されたエネルギによって、エネルギ準
位の高いサブバンドＥＢ　に移動する。さらに、ドレイ
ン・ソース間電圧を増加すると、チャネル中の電子はよ
り高いサブバンドに順次移動し、終には、各Ｖ形ポテン
シャルから各チャネル層２３，２５を挟む第１の半導体
層２２および第３の半導体層２６へ飛び出す。この際、
飛び出す電子量は第２のチャネル層２５上にある第３の
半導体層２６の方が圧倒的に多く、電子は主としてこの
第３の半導体層２６中を走行するようになる。アンドー
プ状態になっている各半導体層２２，２６は電子輸送特
性が優れているため、電子は高速でチャネル中を走行す
る。 従って、電子飽和速度も劣化することがない。

【００２３】このように本実施例によれば、不純物散乱
の影響を受け易い高ドープのチャネル層２３，２５を用
いても、電界強度の低いところから高いところまでの全
範囲にわたって電子は高速度でチャネル中を走行する。 このため、本ＦＥＴはＨＥＭＴと同等かもしくはそれ以
上の高周波特性を示し、遮断周波数ｆｔ　や最大発振周
波数ｆｍａｘ　がＨＥＭＴに比較して劣化することはな
い。また、低電界での電子移動度が向上するため、低電
界での電子移動度に影響されるＦＥＴのソース寄生抵抗
Ｒｓ　の値は低減する。また、電子のチャネル走行速度
が電界強度の全範囲にわたって高くなるため、ＦＥＴの
雑音指数は全動作域にわたって低減する。

【００２４】また、従来の各ＦＥＴにおける、ゲート電
圧Ｖｇ変化に対する相互コンダクタンスｇｍ　の特性は
、ある特定のゲート電圧値に対してｇｍ　値がピークを
持つ特性を有していた。しかし、本実施例による相互コ
ンダクタンス特性においては、電子のチャネル走行速度
が上記のように電界強度の全範囲にわたって高くなるた
め、広い範囲のゲート電圧変化に対してｇｍ値のピーク
が維持される特性を有する。従って、本実施例によれば
ＦＥＴの設計は容易になり、また、得られるＦＥＴの特
性が安定して常に高い利得を確保することが可能になり
、歪みのない出力が得られるようになる。

【００２５】また、本実施例によるＦＥＴにおいては、
ＡｌＩｎＡｓからなる第４の半導体層２７と第２のチャ
ネル層２５とは、前述のようにチャネル層２５中の電子
の波動関数の拡がり以上の距離だけ離れて位置している
。このため、電子の輸送特性の劣るＡｌＩｎＡｓ層とチ
ャネル層とが近接した構造を有する従来のＨＥＭＴのよ
うに、実空間遷移による高周波特性の劣化は生じなくな
る。

【００２６】また、従来においては、チャネル電子を蓄
積するための量子井戸は、プラナドープ型ＦＥＴに見ら
れるように、チャネル層を２次元平面状に形成しなけれ
ば得られないと考えられていた。このため、プラナドー
プ型ＦＥＴにおけるチャネル層への不純物ドーピング量
は、従来の技術で説明したようにたかだか１×１０１３
／ｃｍ２　である。しかしながら、本実施例によれば、
チャネル層にある程度の厚さを持たせても、前述のよう
に量子井戸を形成することが可能になっている。このた
め、本ＦＥＴの各チャネル層２３，２５には高い濃度で
不純物をドープすることが出来、チャネルは大量の電子
によって形成される。例えば、本ＦＥＴにおけるチャネ
ルへの不純物ド−ピング量は、１チャネル層当たり低く
ても８×１０１３／ｃｍ２　は確保することが可能であ
る。これは、１原子層当たり（５〜６オングストローム
当たり）のドーピング量を５×１０１２／ｃｍ２　と低
めに見積もっても、各チャネル層２３，２５の厚さがそ
れぞれ１００オングストロームあるためである。従って
、本ＦＥＴにおいてはプラナドープ型ＦＥＴに比較して
遥かに多量のチャネル電子が得られ、より大きなドレイ
ン電流を得ることが可能である。また、２次元電子ガス
濃度の上限で電流駆動能力が制限される従来のＨＥＭＴ
に比較しても、遥かに優れた電流駆動能力が得られる。

【００２７】また、ゲート電極３２はアンドープ状態の
ＡｌＩｎＡｓからなる第４の半導体層２７とショットキ
接触を形成しているため、ショットキ障壁は高くなる。 このため、高バイアス条件でデバイスを動作させること
が可能になり、このことによっても出力特性は向上する
。

【００２８】従って、本実施例によるＦＥＴは、超高周
波で高出力、かつ、低雑音な素子の基本構造に応用する
と効果的である。

【００２９】なお、上記実施例の説明では、ＩｎＰから
なる第３の半導体層２６上にＡｌＩｎＡｓからなる第４
の半導体層２７を形成するものとして説明したが、通常
、ＡｌＩｎＡｓとＩｎＰとの界面の結晶性を良好に保つ
のは困難とされている。このため、第３の半導体層２６
と第４の半導体層２７との間にアンドープのＩｎＧａＡ
ｓ薄層を形成しても良く、上記実施例と同様な効果を奏
する。

【００３０】また、各チャネル層２３，２５を挟む第１
，第２および第３の各半導体層２２，２４および２６を
アンドープＩｎＰとして説明したが、必ずしもこの材料
に限定されない。各チャネル層２３，２５にほぼ格子整
合する結晶構造を有し、電子輸送特性に優れた例えばア
ンドープＩｎＧａＡｓであっても良く、上記実施例と同
様な効果を奏する。また、チャネルを形成する電子は主
として第２の半導体層２４および第３の半導体層２６を
走行するため、第１の半導体層２２はこれら半導体層２
４，２６と必ず同じ材料でなくても良く、半導体基板２
１および第１のチャネル層２３にほぼ格子整合する結晶
構造を持つものであれば良い。

【００３１】また、上記実施例の説明では高濃度薄層化
されたチャネル層を２層設けているが、このようなチャ
ネル層を１層だけ設けることも考えられる。このような
１層チャネルＦＥＴの構造は例えば図４の断面図に示さ
れる。

【００３２】半絶縁性のＩｎＰ半導体基板４１上には、
半導体層４２，チャネル層４３，半導体層４４，半導体
層４５，およびコンタクト層４６が順次エピタキシャル
成長されている。半導体層４２は上記実施例における第
１の半導体層２２に相当し、同様にチャネル層４３は第
１のチャネル層２３，半導体層４４は第３の半導体層２
６，半導体層４５は第４の半導体層２７，およびコンタ
クト層４６はコンタクト層２８に相当している。すなわ
ち、図４に示されたこれら各層は上記実施例における対
応する各層と同じ材質で同じ厚さに形成されている。ま
た、ドレイン電極４７，ソース電極４８およびゲート電
極４９も上記実施例における各電極に対応して形成され
ているものである。

【００３３】このような１層チャネル構造のチャネル付
近のエネルギバンドは図５に示される。同図の左側は基
板表面側になっており、また、中央部はチャネル・ドー
ピング面に相当する。高濃度薄層化されたチャネル層４
３の両側は半導体層４２，４４に挟まれ、その厚さは薄
く形成されているため、伝導帯に曲がりを生じてＶ形の
ポテンシャルが形成され、図示の量子井戸が構成される
。この量子井戸内における電子は、各サブバンドＥＡ　
，ＥＢ　，ＥＣ　において図示の波動関数波形のように
分布する。このため、ドレイン・ソース間電圧が低く、
チャネル層４３に印加される電界強度が低い場合には、
チャネル中の電子はエネルギ準位の一番低いサブバンド
ＥＡ　に存在する。サブバンドＥＡ　に描かれた波形か
ら理解されるように、電子の存在確率はチャネル層４３
のほぼ中央部においてピークを呈する。このため、チャ
ネル中の電界強度が低い場合には、チャネルを走行する
電子は不純物散乱の影響を大きく受け、その速度は低下
する。

【００３４】しかしながら、上記実施例による本ＦＥＴ
においては、低電界におけるチャネル中の電子は、前述
のように、第１および第２の各チャネル層２３，２５間
に存在するアンドープの第２の半導体層２４中に存在す
る確率が高い。このため、本実施例による２層チャネル
ＦＥＴにおいては、低電界においても電子速度は十分に
高く、全範囲の電界強度に対して電子移動度が高く維持
されている。従って、上記実施例による本ＦＥＴの方が
、高周波特性および相互コンダクタンスｇｍ　特性が良
好になり、また、雑音性能も良くなる。しかも、ソース
寄生抵抗Ｒｓ　が低減する。

【００３５】なお、チャネルに印加される電界強度が高
い場合には、１層チャネルＦＥＴにおいても電子移動度
はＨＥＭＴと同等かそれよりも向上している。すなわち
、１層チャネルＦＥＴでも電界強度が高くなると、チャ
ネル層４３中の電子は順次エネルギ準位の高いサブバン
ドＥＢ　，ＥＣ　に移行し、終には、電子が量子井戸か
ら飛び出し、アンドープ状態の半導体層４２，４４を走
行するようになるからである。

【００３６】また、このような１層チャネルＦＥＴにお
いては、高濃度薄層化されたチャネル層４３が１層しか
ないため、チャネルを形成する電子量は本実施例による
２層チャネルＦＥＴに比較して少ない。従って、本実施
例によるＦＥＴの方が電流駆動能力が優れ、ＦＥＴの高
出力化が図れる。

【００３７】

【発明の効果】以上説明したように本発明によれば、ド
レイン・ソース間に低い電界が印加されている時には、
不純物を高濃度に含む第１および第２の各チャネル層に
生じた電子は、これら各チャネル層の中間にある不純物
を全く含まないまたは低濃度に含む電子輸送特性の優れ
た第２の半導体層に存在する確率が高くなる。また、ド
レイン・ソース間に高い電界が印加されると、チャネル
中を走行する電子はエネルギを得、第１および第２の各
チャネル層を挟んでいる電子輸送特性の優れた第１およ
び第３の各半導体層へ飛び出す。また、第１および第２
の各チャネル層はある程度の厚さを有するため、高い濃
度に不純物を含ませることが出来、チャネルは大量の電
子によって形成される。

【００３８】このため、チャネル中を走行する電子速度
を低下させることなく、電流駆動能力の優れたＦＥＴを
提供することが可能になる。

【図面の簡単な説明】

【図１】本発明の一実施例によるＦＥＴの構造を示す断
面図である。

【図２】図１に示された本実施例によるＦＥＴの製造方
法を示す工程断面図である。

【図３】本実施例によるＦＥＴにおけるチャネル付近の
エネルギバンド構造を示す図である。

【図４】本実施例から変形して考えられる１層チャネル
ＦＥＴの構造を示す断面図である。

【図５】図４に示された１層チャネルＦＥＴにおけるチ
ャネル付近のエネルギバンド構造を示す図である。

【図６】従来のＨＥＭＴの構造を示す断面図である。

【図７】従来のＡｌＩｎＡｓ／ＩｎＰ系ヘテロ接合にお
ける実空間遷移を説明するためのエネルギバンド図であ
る。

【符号の説明】

２１…半絶縁性ＩｎＰ半導体基板 ２２…第１の半導体層（アンドープＩｎＰ）２３…第１
のチャネル層（ＳｉドープＩｎＰ）２４…第２の半導体
層（アンドープＩｎＰ）２５…第２のチャネル層（Ｓｉ
ドープＩｎＰ）２６…第３の半導体層（アンドープＩｎ
Ｐ）２７…第４の半導体層（アンドープＡｌｘ　Ｉｎ１
−ｘ　Ａｓ） ２８…コンタクト層（ｎ＋　型ＩｎＧａＡｓ）２９…ド
レイン電極 ３０…ソース電極 ３２…ゲート電極

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　不純物を全く含まないまたは低濃度に
   含む電子輸送特性の優れた材質から成る第１の半導体層
   と、この第１の半導体層にほぼ格子整合する結晶構造を
   有するｎ型の不純物を高い濃度に含んで薄く形成された
   ＩｎＰからなる第１のチャネル層と、この第１のチャネ
   ル層にほぼ格子整合する結晶構造を有する不純物を全く
   含まないまたは低濃度に含む電子輸送特性の優れた材質
   から成る第２の半導体層と、この第２の半導体層にほぼ
   格子整合する結晶構造を有するｎ型の不純物を高い濃度
   に含んで薄く形成されたＩｎＰからなる第２のチャネル
   層と、この第２のチャネル層にほぼ格子整合する結晶構
   造を有する不純物を全く含まないまたは低濃度に含む電
   子輸送特性の優れた材質から成る第３の半導体層と、こ
   の第３の半導体層とヘテロ接合を形成しかつゲート電極
   にショットキ接触する不純物を全く含まないまたは低濃
   度に含むＡｌの組成比Ｘが０．４以上０．６以下のＡｌ
   Ｘ　Ｉｎ１−Ｘ　Ａｓから成る第４の半導体層とを備え
   て形成されたことを特徴とする電界効果トランジスタ。