JPH04239136A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にＭＯＳ型電界効果半導体装置の製造方法に関
する。

【０００２】

【従来の技術】従来、高密度ＬＳＩで高速動作を目的に
、ＭＯＳ型電界効果半導体集積回路装置においては、短
チャネル化を図っているが、例えば、ＮチャネルＭＯＳ
トランジスタにおいては、ソース・ドレイン間の電界が
強くなり、ドレイン近傍でのインパクト・イオン化現象
が増幅されて、基板電流が流れると伴に、ゲート電極側
に電子の注入が生じ、電子がゲート絶縁膜中に捕獲され
て、しきい値電圧の変動とゲート絶縁膜の耐圧劣化を招
くので半導体装置の信頼性上の問題があった。また、基
板電流は、基板電位を上昇させ、ソース・基板・ドレイ
ンのＮＰＮトランジスタ構造のために、ドレイン電流が
増加することになり、所謂スナップ、バック電圧が低下
する。従って、高いドレイン電圧が印加出来なくなり、
電源電圧に対するマージンが小さくなるため、ノイズに
対する余裕がなくなり、ＣＭＯＳ半導体装置に採用した
場合には、ラッチ・アップ現象が生じ易くなり、これも
信頼性上の問題となる。短チャネル化は、それなりに高
速動作を可能とするが、上述の信頼性上の問題があり、
半導体装置の性能向上の妨げとなっていた。

【０００３】上述の不具合を解決する方法として、近年
、ＭＯＳ型トランジスタのドレイン拡散層の不純物濃度
を低くして、スナップ・バック電圧を高めるという方法
が採用されている。図８〜図１１に従って、近年の半導
体装置を説明する。

【０００４】一導電型の半導体基板２０１に、活性領域
となるべき部分をマスクし、一導電型の不純物を導入し
、その後、酸化して、一導電型不純物層２０２，および
半導体基板２０１に比較的深く埋置されたフィールド絶
縁膜２０３を形成し、半導体基板２０１表面は、殆ど平
坦な形状にする。これは、表面の平坦化によって、後工
程で形成される配線がフィールド絶縁膜２０３の段部で
、断線等の不具合を避けるために行なうものである。 次に、短チャネル化のために、基板濃度を高める操作と
して、半導体基板２０１内に一導電型のウエル２０４を
形成する〔図８〕。

【０００５】次に、活性領域の表面に薄いゲート絶縁膜
２０５を成長させ、不純物（通常燐を用いる）を含んだ
多結晶シリコンを成長させ、適当な処理を施して、パタ
ーニングし、多結晶シリコン・ゲート電極２０６を形成
する。その後、逆導電型の比較的薄い濃度の不純物を導
入し、ソース・ドレイン拡散層となる低濃度逆導電型不
純物層２０７を形成する〔図９〕。

【０００６】次に、表面に一様にシリコン酸化膜等の絶
縁膜をＣＶＤ法により形成し、エッチ・バック法で、多
結晶シリコン・ゲート電極２０６の側面に側壁絶縁膜２
０８を残し、これをマスクにして、低濃度逆導電型不純
物層２０７の表面内に、イオン注入法等で、高濃度逆導
電型不純物層２０９を形成する。さらに、不純物層２０
９とゲート電極２０６の上面を露出させて、スパッタ法
等の方法で、タングステンやチタニウム等のリフラクト
リ・メタル（耐熱性金属）を成長させ、適当な処理を施
して（シリサイディションという）、シリサイド層２１
０を形成する〔図１０〕。

【０００７】次に、ガラス質の絶縁膜（例えば、ＰＳＧ
等）２１１を成長し、熱処理等を施して、コンタクト・
ホールを開孔し、さらに熱処理を行なって、コンタクト
・ホールの段部をなだらかにし、表面に成長した絶縁膜
を除去した後、アルミニウムをスパッタ法等で成長させ
、任意のパターニングによって、金属配線２１２を形成
する〔図１１〕。

【０００８】このようにして、基板濃度を高くし側壁絶
縁膜を用いて、ドレイン拡散層を二重構造にして、所謂
、ＬＤＤ構造にしている。

【０００９】

【発明が解決しようとする課題】上述の構造においては
、ホット・キャリアの影響を抑えることはできるが、短
チャネル化と言う面においては、側壁絶縁膜の厚さ分設
計上大きくなってしまう。高速動作に対しては、基板濃
度を高めており、かつフィールド絶縁膜と基板との界面
に形成された高濃度の一導電型不純物層が、ソース・ド
レイン拡散層と接触しているため、ソース・ドレインの
電気的容量が大きくなって、高速動作という性能面での
向上が望めない。一方では、拡散層やゲート電極の上面
をシリサイド化して、低抵抗化を図り、抵抗面での高速
化を可能にしているが、前述した容量面では対策されて
いない。また、表面のゲート電極やフィールド絶縁膜上
の多結晶シリコン配線の凸部による起伏で、金属配線の
高密度多層配線を不可能にしている。これら不具合が従
来の製法による半導体装置である。

【００１０】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、ＭＯＳ型電界効果半導体装置において、一導
電型の半導体基板上に形成されたフィールド絶縁膜によ
り囲まれた活性領域に、逆導電型の低濃度不純物層を形
成する工程と、前記活性領域上部にゲート電極が形成さ
れる領域の前記活性領域，および前記フィールド領域表
面にゲート電極が形成される領域の前記フィールド絶縁
膜に底部が前記低濃度不純物層中，および前記フィール
ド絶縁膜中にある第１に溝を形成し、同時に、前記フィ
ールド領域表面に前記ゲート電極と同一の導電材料から
なる配線が形成される領域の前記フィールド絶縁膜に底
部が前記フィールド絶縁膜中にある第２の溝を形成する
工程と、前記第１，第２の溝の下の前記半導体基板に一
導電型不純物領域を形成する工程と、前記第１，第２の
溝の側面に、側壁絶縁膜を形成する工程と、前記第１の
溝における前記一導電型不純物領域表面に、ゲート絶縁
膜を形成する工程と、前記第１，第２の溝を前記導電材
料で埋め込み、表面を平坦にする工程と、を有している
。

【００１１】

【実施例】次に、本発明について図面を参照して説明す
る。図１〜図７は本発明の一実施例を説明するための図
であり、図１〜図４，図７は、半導体装置の同一箇所に
おける工程順の模式的断面図である。また、図４，図５
は同じ工程における模式的断面図であり、図６に示す模
式的平面図におけるＡＡ線，ＢＢ線での模式的断面図で
ある。

【００１２】一導電型の半導体基板１０１に、活性領域
を非酸化性材料膜で覆い、他の部分の半導体基板１０１
を酸化し、表面がほぼ平坦になるように比較的深くフィ
ールド絶縁膜１０３を半導体基板１０１の表面内に埋置
する。次に、活性領域の半導体基板１０１内に、下の層
が低濃度逆導電型不純物層１１３，上の層が高濃度逆導
電型不純物層１１４からなる二重構造を設ける〔図１〕
。このとき、高濃度逆導電型不純物層１１４は、必ずし
も半導体装置を構成する上では必要とはせず、無くても
よい。ここでは、拡散層の抵抗を小さくする目的で、敢
えてこの工程を挿入してある、ここで、低抵抗層を形成
できる方法で上の層を構成する。

【００１３】次に、フォトレジスト膜を塗布して、ゲー
ト電極やそれと同一材料の配線となるべき領域以外にフ
ォトレジスト膜１１５を残す。さらに、これをマスクに
して、半導体基板１０１をＲＩＥ法等で異方性エッチン
グを行なって、比較的深くするが、活性領域では、低濃
度逆導電型不純物層１１３の途中に第１の溝１１６の底
部がとどまるように設定する。ここで、第１の溝１１６
は、高濃度逆導電型不純物層１１４を分離することにな
り、分離された高濃度逆導電型不純物層１１４は後刻ソ
ース・ドレイン拡散層となる。またフィールド絶縁膜１
０３の中にも同様の方法で、第２の溝１１７を設ける。 この際、ゲート電極のフィールド絶縁膜１０３上への縁
端部における第１の溝１１６の形状は、第２の溝１１７
と同様の形状になることは言うまでもない。

【００１４】次に、この状態でイオン注入法を用いて、
基板と同導電型の不純物を、注入エネルギーと注入濃度
を変化させて導入する。すなわち、表面近傍には、比較
的低濃度であり、深い位置では、比較的高濃度になるよ
うに注入して、第１の溝１１６直下の半導体基板１０１
内に一導電型不純物層１１８を形成し、フィールド絶縁
膜１０３に形成された第１，第２の溝１１７の下方の半
導体基板１０１との界面には、高濃度の一導電型不純物
層１１９を形成する〔図２〕。しかし、低濃度逆導電型
不純物層１１３と一導電型不純物層１１８とが重なり合
う領域では、一導電型不純物層１１８の濃度が低濃度逆
導電型不純物層１１３の濃度に打ち勝って、この領域の
導電型は一導電型となる。それによって、低濃度逆導電
型不純物層１１３は、ソース・ドレインに分離されるこ
とになる。

【００１５】次に、フォトレジスト膜１１５を除去した
後、絶縁膜をスパッタ法やＣＶＤ法によって成長させ、
エッチ・バック法で、溝１１６，溝１１７の側面に側壁
絶縁膜１０８を形成する。次に、第１の溝１１６の底部
に酸化法によって、ゲート絶縁膜１０５を形成する。ま
た、このとき同時に、高濃度逆導電型不純物層１１４の
上にも絶縁膜１０５ａが成長しているので、活性領域の
表面は絶縁膜で覆われたことになる〔図３〕。

【００１６】次に、導電型不純物（通常、燐を用いる）
を含んだ多結晶シリコンを、ＣＶＤ法で成長させた後、
エッチ・バック法を用いて、溝１１６，１１７に埋め込
んで、多結晶シリコン・ゲート電極１０６ａと多結晶シ
リコン配線１０６ｂとを形成する。その後、高濃度逆導
電型不純物層１１４表面の絶縁膜１０５ａを除去して、
スパッタ法等を用いて耐熱性金属を成長させて、適当な
処理を行なってシリサイド膜１１０を、高濃度逆導電型
不純物層１１４表面および多結晶シリコン・ゲート電極
１０６ａ表面に形成する〔図４，図５，図６〕。これに
よって、ゲート電極１０６ａ，多結晶シリコン配線１０
６ｂ，およびソース・ドレインとなる高濃度逆導電型不
純物層１１４の低抵抗化が図られたことになる。このと
き、側壁絶縁膜１０８がソース・ドレインとゲート電極
のシリサイド化の分離の役割をしていることに注意を要
する。

【００１７】なお、図５は図６におけるＢＢ線での模式
的断面図であり、多結晶シリコン・ゲート電極１０６ａ
に沿った断面図である。フィールド絶縁膜にゲート電極
１０６ａが延在している部分における第１の溝１１６の
形状，一導電型不純物層１１８，１１９の形成のされか
たが、同図に示されている。ゲート電極１０６ａ直下の
フィールド絶縁膜の膜厚は薄くなっているが、その下に
は高濃度の一導電型不純物層１１９が設けられているた
め、極度の短チャネル化によるソース・ドレインの狭化
にも耐えるものである。

【００１８】また、フィールド絶縁膜１０３を形成する
際に、従来と同様に図８に示した一導電型不純物層２０
２を形成しておくのもよい。このときには、従来より一
導電型不純物層２０２の不純物濃度を低くすることが可
能であるため、高速動作の妨げにはならない。

【００１９】次に、ガラス質の絶縁膜１１１を厚く成長
させて、適当な処理を実施し、所定の位置にＲＩＥ法を
用いてコンタクト・ホールを垂直方向に開孔する。次に
、スパッタ法とエッチ・バック法を用いて、耐熱金属や
アルミニウムでコンタクト・ホールを埋め込むことによ
って、コンタクト・ホール接続部１２０を設ける。また
、タングステン等においては、気相の選択成長法があり
、同様なコンタクト・ホールの埋め込みを行なうことが
できる。このような方法を採用することによって、表面
の平坦化が図れる。次に、通常の金属配線方法のスパッ
タ法等を用いて、金属配線１１２を設ける〔図７〕。 この金属配線１１２は、下地が平坦であるため、厚さを
一様に設定出来、品質向上につながる。また、この金属
配線１１２の多層化が図られて、高密度設計が可能とな
る。さらに、コンタクト・ホールと金属配線との設計上
の余裕を見込む必要がなくなり、これも高密度化を可能
にする効果がある。図７が半導体装置の最終の構造を示
す模式的断面図である。

【００２０】なお、本実施例を説明する際には、低濃度
逆導電型不純物層１１３と高濃度逆導電型不純物層１１
４との二重構造で説明したが、高濃度逆導電型不純物層
１１４は、必ずしも必要ではなく、低濃度逆導電型不純
物層１１３だけでよいが、抵抗が高くなるため、高速動
作の妨げになる。しかし、表面をシリサイド化する方法
を用いれば、高濃度逆導電型不純物層１１４の形成工程
を省くことも出来る。

【００２１】また、高濃度逆導電型不純物層１１４は、
低抵抗層であればよいので、これを図１の段階で、シリ
サイド層にしても、この製造方法の範疇である。この場
合、溝の形成のときのエッチングにおいては、上層のこ
のシリサイド層をエッチング除去し、溝の底部を、さら
に下の低濃度逆導電型不純物層１１３内に留めるのは、
言うまでもなく、本実施例で説明した通りである。

【００２２】また、溝の形成においても、短チャネル化
のために、サブミクロンを用いるので、溝の幅で制御で
き、また側壁絶縁膜の厚さでも制御できる。

【００２３】図２において、溝を形成後、イオン注入法
を用いて、一導電型の不純物を導入して不純物層１１８
を形成したが、これを図３で示す側壁絶縁膜１０８を形
成してから、低エネルギーでイオン注入することも出来
る。このときには、不純物層１１３の濃度を調節する必
要がある。すなわち、不純物層１１３の濃度を比較的高
めにしておいて、不純物層１１８を形成するための濃度
をさらに濃くして、導電型を反転させるという表面濃度
調節を行なうこともできる。

【００２４】また、側壁絶縁膜１０８を形成する仕方に
よっては、さまざまな形状の側壁絶縁膜を作ることが出
来、それによっては、それに依存したイオン注入形態に
なる。

【００２５】さらに、図４において、溝１１６，１１７
に側壁絶縁膜１０８で囲まれた内部に多結晶シリコンを
埋め込んだが、この際、耐熱性金属で埋め込めば、同様
の効果を得ることが出来る。

【００２６】本実施例の説明では、単チャネル型のＭＯ
Ｓトランジスタの構造について言及したが、Ｎチャネル
型ではＰ型基板を、Ｐチャネル型ではＮ型基板を用いる
。また、ＣＭＯＳトランジスタにおいても、適用可能で
あることは、言うまでもない。

【００２７】

【発明の効果】以上説明したように本発明は、一導電型
の半導体基板上に埋置したフィールド絶縁膜で囲まれた
活性領域に、低濃度逆導電型不純物層を形成する工程と
、後でゲート電極となるべき領域を、低濃度逆導電型不
純物層の途中の深さまで、またこの活性領域を囲んだフ
ィールド絶縁膜の一部に及んで溝を形成し、その基板内
に一導電型不純物層を形成すると同時に、フィールド絶
縁膜にも溝を形成し、その絶縁膜の下の基板表面に一導
電型不純物層を形成する工程と、溝の側面に側壁絶縁膜
を形成し、活性領域の溝の底部にゲート絶縁膜を形成す
る工程と、溝を導電材料で埋め込み表面を平坦にする工
程とを含む半導体装置の製造方法を提供するものである
。

【００２８】従来、短チャネル化を図り、基板濃度を高
めるために、ソース・ドレイン拡散層の容量が大きくな
って、高速化の妨げになっていたが、本発明は、ソース
・ドレイン拡散層が、一導電型不純物層と接する面積を
必要最小限に留めて、電気的容量を極小にすることが出
来、高速動作を可能とするものである。溝の幅を調節す
ることによって、チャネル長の設計を可能とし、短チャ
ネル化を極限まで追求することができる。また、溝の側
面に側壁絶縁膜を設けることによって、電極の電気的容
量を少なくすることができ、高速動作を可能とする。ま
た、ゲート電極配線が、フィールド絶縁膜の溝の中に埋
め込まれているために、対上層金属配線とのコンタクト
・ホールの開孔に対するマージンを見込む必要がなく、
ソース・ドレインのコンタクト・ホールとゲート電極と
の間隔を小さく採ることができるので、高密度設計が可
能となる。さらに、従来のようなゲート電極の凸型によ
る起伏がなく、平坦化されるために、上層の金属配線の
多層化を容易にして、高性能で高密度の半導体装置を得
ることができる。

【００２９】このように、本発明は多くの特長を持って
おり、本発明の半導体装置の製造方法はサブミクロン時
代の超ＬＳＩに採用可能である。

【図面の簡単な説明】

【図１】本発明の一実施例を説明するための模式的断面
図である。

【図２】本発明の一実施例を説明するための模式的断面
図である。

【図３】本発明の一実施例を説明するための模式的断面
図である。

【図４】本発明の一実施例を説明するための模式的断面
図である。

【図５】本発明の一実施例を説明するための模式的断面
図である。

【図６】本発明の一実施例を説明するための模式的平面
図である。

【図７】本発明の一実施例を説明するための模式的断面
図である。

【図８】従来の半導体装置の製造方法を説明するための
模式的断面図である。

【図９】従来の半導体装置の製造方法を説明するための
模式的断面図である。

【図１０従来の半導体装置の製造
方法を説明するための模式的断面図である。 【図１１】従来の半導体装置の製造方法を説明するため
の模式的断面図である。

【符号の説明】

１０１，２０１　　　　一導電型の半導体基板１０３，
２０３　　　　フィールド絶縁膜１０５，２０５　　　
　ゲート絶縁膜 １０５ａ　　　　絶縁膜 １０６ａ，２０６　　　　多結晶シリコン・ゲート電極
１０６ｂ　　　　多結晶シリコン配線 １０８，２０８　　　　側壁絶縁膜 １１０，２１０　　　　シリサイド層 １１１，２１１　　　　ガラス質の絶縁膜１１２，２１
２　　　　金属配線 １１３，２０７　　　　低濃度逆導電型不純物層１１４
，２０９　　　　高濃度逆導電型不純物層１１５　　　
　フォトレジスト膜 １１６，１１７　　　　溝 １１８，１１９，２０２　　　　一導電型不純物層１２
０　　　　コンタクト・ホール接続部２０４　　　　一
導電型ウエル

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　ＭＯＳ型電界効果半導体装置において
   、一導電型の半導体基板上に形成されたフィールド絶縁
   膜により囲まれた活性領域に、逆導電型の低濃度不純物
   層を形成する工程と、前記活性領域上部にゲート電極が
   形成される領域の前記活性領域，および前記フィールド
   領域表面にゲート電極が形成される領域の前記フィール
   ド絶縁膜に底部が前記低濃度不純物層中，および前記フ
   ィールド絶縁膜中にある第１に溝を形成し、同時に、前
   記フィールド領域表面に前記ゲート電極と同一の導電材
   料からなる配線が形成される領域の前記フィールド絶縁
   膜に底部が前記フィールド絶縁膜中にある第２の溝を形
   成する工程と、前記第１，第２の溝の下の前記半導体基
   板に一導電型不純物領域を形成する工程と、前記第１，
   第２の溝の側面に、側壁絶縁膜を形成する工程と、前記
   第１の溝における前記一導電型不純物領域表面に、ゲー
   ト絶縁膜を形成する工程と、前記第１，第２の溝を前記
   導電材料で埋め込み、表面を平坦にする工程と、を有す
   ることを特徴とする半導体装置の製造方法。