JPH04238558A - ２ポートメモリのデッドロック防止回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、２ポートメモリのデッ
ドロック防止回路に関する。

【０００２】

【従来の技術】ローカルＣＰＵとシステムバスの双方か
らアクセス可能な２ポートメモリシステムは、マルチＣ
ＰＵ構成のシステムではＣＰＵ間の情報交換を効率良く
するのに使用されている。図４は２ポートメモリを持つ
マルチＣＰＵ構成図を示す。ＤＲＡＭ構成の２ポートメ
モリ１はデータの入出力をバッファ２，３を介してシス
テムバス側ＣＰＵになるＡポート４とローカルＣＰＵに
なるＢポート５との間で行い、２ポートメモリ１に対す
るローカルＣＰＵとシステムバスからのアクセス競合に
対しては２ポートメモリコントローラ６によるポート調
停を行い、アクセス許可されたポート側が２ポートメモ
リにアクセスし、アクセス許可されなかったポート側は
他方のポート側のアクセス終了後にアクセス許可を受け
てアクセスを行う。このアクセス競合時のタイムチャー
トを図５に示し、Ａポートのアクセス終了後にアクセス
することになる。Ｂポートメモリ側では無駄時間による
アクセスタイムの延びがあり、バスアクセスパフォーマ
ンスが低下する。

【０００３】アクセス競合によるアクセスパフォーマン
スの低下を少なくするための従来構成として、図６に示
すように、メモリ構成を２バンクインタリーブ構成にし
、バンク別の２ポートコントローラで制御するものがあ
る。同図において、バンク０になる２ポートメモリ１０
とバンク１になる２ポートメモリ１１とはメモリの４バ
イト毎にインタリーブ構成に割り当てられ、個別の２ポ
ートメモリコントローラ６０，６１の制御，調停のもと
にポートＡ，Ｂ側からのアクセスを可能にする。バンク
０のデータはバッファ２０，３０を介して入出力され、
バンク１のデータはバッファ２１，３１によって行われ
る。この構成において、例えばローカルＣＰＵがバンク
０をアクセス中、システムバス側がバンク０に対しアク
セス要求すると、そのアクセスは待たされるが、バンク
１に対してアクセス要求すれば待たされることなく２ポ
ートメモリをアクセスでき、アクセス競合の可能性が半
分に低減される。この様子を図７のタイムチャートに示
す。

【０００４】

【発明が解決しようとする課題】従来の２バンク構成の
２ポートメモリにおいて、３２ビットのロングワード境
界にない番地に対し、３２ビット幅のリード・モディフ
ァイ・ライト（ＲＭＷ）を両ポートが同時にアクセスし
た場合にデッドロックが発生する可能性がある。例えば
、ローカルＣＰＵ側が１〜４番地の３２ビット幅に対し
ＲＭＷアクセスすると同時にシステムバス側から１５〜
１８番地の３２ビット幅に対しＲＭＷアクセスする場合
、ロングワード境界にない３２ビットアクセスのためロ
ーカルＣＰＵは１〜３番地のリード、４番地のリード、
１〜３番地のライト、４番地のライトの順にアクセスを
４つに分ける。同様に、システムバス側も１５〜１７番
地のリード、１８番地のリード、１５〜１７番地のライ
ト、１８番地のライトに４つのアクセスに分ける。 このＲＭＷアクセスではバスを独占するため、各ポート
はロック信号を出力し、ポートを固定して他方のポート
アクセスを禁止する。

【０００５】このようなＲＭＷアクセスにおいて、図８
に示すように、ローカルＣＰＵがバンク０の１〜３番地
のリードアクセスをし、ポートをローカル側に固定し、
バンク１の４番地のリードアクセスを要求したとき、シ
ステムバス側はバンク１の１５〜１７番地のリードアク
セスをし、バンク１のポートをシステム側に固定し、バ
ンク０の１８番地に対しリードアクセスを要求すると、
ローカルＣＰＵのバンク１の４番地アクセスはシステム
バス側がバンク１をロックしているためアクセスできな
いし、システム側のバンク０の１８番地アクセスはロー
カルＣＰＵ側がバンク０をロックしているためアクセス
できない、即ちデッドロック状態となってしまう。

【０００６】本発明の目的は２バンクインタリーブ構成
の２ポートメモリシステムにおけるデッドロックの防止
回路を提供することにある。

【０００７】

【課題を解決するための手段】本発明は前記課題の解決
を図るため、２ポート２バンクインタリーブ構成の２ポ
ートメモリシステムにおいて、バンク別の２ポートコン
トローラに対応して設けられ夫々第１のポートＡ及び第
２のポートＢからのアクセス要求に対して２ポートコン
トローラの調停結果及びロック信号から当該バンクのア
クセスを該２ポートコントローラに指令する一対のアク
セス要求コントローラを設け、該アクセス要求コントロ
ーラは、２ポートコントローラによってアクセスを優先
させる第２のポートＢがロック付きアクセス要求を発生
したときには第１のポートＡからのアクセス要求が終了
した状態で該ポートＡからのアクセス要求をマスクした
後に該ポートＢのロック付きアクセス要求を前記２ポー
トコントローラに与える制御手段を備えたことを特徴と
する。

【０００８】

【作用】上記構成になる本発明によれば、通常時にアク
セス権を与えるアクセス優先ポートＢがアクセス要求し
た場合にポートＡからの要求が切れたときにポート条件
を該Ｂポート側に向けると共にポートＡのアクセス要求
をマスクし、ポートＢのロック付きアクセス要求を２ポ
ートコントローラに与え、ポートＡのアクセス中には該
アクセスの終了を待ってポートＢのアクセスを許可する
ことでデッドロックを防止し、ポートＢのアクセス中は
ポートＡの通常アクセスにもアクセス要求をマスクする
ことでデッドロックを防止する。

【０００９】

【実施例】図１は本発明の一実施例を示す２ポートメモ
リ構成図である。同図が図６と異なる部分は、アクセス
要求コントローラ７０，７１を設けたことにある。これ
らコントローラ７０，７１は両ポートＡ，Ｂからのアク
セス要求信号ＲＥＱＡ０，ＲＥＱＡ１とＲＥＱＢ０，Ｒ
ＥＱＢ１と２ポートコントローラ６０，６１の調停結果
ＢＡＣ０，ＢＡＣ１及びポートＲからのロック信号ＬＯ
ＣＫＢを入力し、両ポートの調停状態を監視しながら２
ポートコントローラ６０，６１にアクセス要求ＲＱＡ０
，ＲＱＢ０、ＲＱＡ１，ＲＱＢ１を発生する。

【００１０】ここで、２ポートコントローラ６０，６１
は両ポートＡ，ＢのうちポートＢを優先ポートとし、通
常はポートＢ側にアクセス権を向けておき、ポートＡが
メモリ１０，１１をアクセスするときのみアクセス権を
ポートＡに向け、そのアクセス終了と同時にポートＢ側
にアクセス権を戻すポート調停を行う。

【００１１】以上の構成において、メモリアクセスはア
クセス要求ＲＥＱＢ０，ＲＥＱＢ１、ＲＥＱＡ０，ＲＥ
ＱＡ１とポート条件（ＢＡＣ＝非能動ＬではポートＢ、
ＢＡＣ＝能動ＨではポートＡ）が一致したときにメモリ
アクセスの許可（ＡＣＫＡ，ＡＣＫＢがなされる。この
メモリアクセス許可はアクセス要求コントローラ７０，
７１が２ポートコントローラ６０，６１からのポート条
件ＢＡＣ０，ＢＡＣ１と優先ポートＢのロック信号ＬＯ
ＣＫＢを監視することでなされ、デッドロックの発生を
防止する。

【００１２】アクセス要求コントローラ７０，７１によ
る上述の監視は、図２に示す構成で実現される。ポート
Ｂのアクセス要求ＲＥＱＢ０はポートＢからロック要求
ＬＯＣＫＢが発生しているときにはゲートＧ１によって
ポート条件ＢＡＣ０，ＢＡＣ１が非能動（２ポートコン
トローラがＢポート側を向いた）を条件にしてオアゲー
トＧ３を通して２ポートコントローラ６０へのアクセス
要求ＲＱＢ０を与え、ロック要求ＬＯＣＫＢが発生して
いない場合にはゲートＧ２及びＧ３を通して２ポートコ
ントローラ６０へアクセス要求ＲＱＢ０を与える。ゲー
トＧ１からのアクセス要求（ＲＱＢ０）の出力時にはフ
リップフロップＦＦ１によって記憶され、アクセス要求
コントローラ７１へのマスク信号ＭＡＳＫ０をオアゲー
トＧ４から出力しつづけ、ポートＡからのバンク１１へ
のアクセス要求ＲＥＱＡ１がマスク信号ＭＡＳＫ０によ
って無視（マスク）され、バンク１１へのアクセス要求
を禁止する。フリップフロップＦＦ１によるマスク信号
出力状態はゲートＧ１を通したアクセス要求ＲＥＱＢ０
の復帰、即ちポートＢによるアクセス要求が解消された
ときにバンク１へのアクセス要求のマスクを解除する。 ポートＡからのバンク１０へのアクセス要求ＲＥＱＡ０
はゲートＧ５によってマスク信号ＭＡＳＫ０が発生して
いないときのみアクセス許可の制御がなされる。

【００１３】従って、アクセス要求コントローラは両ポ
ートからのアクセス要求信号と両ポートコントローラの
調停結果及びロック信号からアクセス要求に対する許可
とアクセス禁止を制御する。

【００１４】図３は本実施例におけるタイムチャートを
示す。期間Ｔ１で示すＡポート４がバンク０のメモリ１
０をアクセス中にＢポート５がロック付アクセスＲＥＱ
Ｂ１をバンク１に対して行うとき、バンク０のポート条
件ＢＡＣＯが能動（Ｈ）のため、Ｂポートのアクセス要
求ＲＥＱＢ１がマスクされ、アクセス要求コントローラ
７１の出力ＲＱＢ１がハイレベルのまま保持され、バン
ク１の２ポートコントローラ６１にはＢポート側のアク
セス要求が無視される。

【００１５】期間Ｔ１でＡポートのアクセス終了で期間
Ｔ２に入ると、ポート条件ＢＡＣが非能動（Ｌ）となり
、Ｂポートからのアクセス要求が通ってコントローラ７
１からＲＱＢ１が能動（Ｌ）になり、バンク１に対する
Ｂポートのロックとアクセスが開始される。

【００１６】期間Ｔ２及び期間Ｔ３によるバンク１及び
バンク０に対するアクセス中にはＡポートからのバンク
０へのアクセス要求ＲＥＱＡ０が発生するもマスク信号
ＭＡＳＫ１，ＭＡＳＫ０によってアクセス要求が無視さ
れる。

【００１７】Ｂポートのロック付きバンク０へのアクセ
ス終了後、期間Ｔ４ではそれまでマスクされていたアク
セス要求ＲＥＱＡ０のマスクが解除され、アクセス要求
コントローラ７０からはＲＱＡ０が能動（Ｌ）になり、
Ａポートによるバンク０へのアクセスが開始される。こ
のアクセス中には期間Ｔ５で示すように、２バンクイン
ターリーブ制御によりＢポートによるバンク１へのアク
セスが並行して行われる。

【００１８】

【発明の効果】以上のとおり、本発明によれば、優先ポ
ートＢがロック付きアクセス要求を発生したときにポー
トＡからのアクセス要求が終了した状態で該ポートＡか
らのアクセス要求をマスクし、ポートＢからのアクセス
要求を２ポートコントローラに与えるアクセス要求コン
トローラを設けたため、ポートＡのアクセス中及びポー
トＢのアクセス中でのデッドロックを防止でき、しかも
２バンクインタリーブ構成によるメモリアクセスができ
る。

【図面の簡単な説明】

【図１】本発明の一実施例を示す構成図。

【図２】実施例におけるアクセス要求コントローラの回
路図。

【図３】実施例のタイムチャート。

【図４】２ポートメモリのマルチＣＰＵ構成図。

【図５】２ポートメモリのアクセス競合時のタイムチャ
ート。

【図６】従来の２バンク構成の２ポートメモリ構成図。

【図７】２バンク構成におけるアクセス競合時タイムチ
ャート。

【図８】２バンク構成におけるデッドロックタイムチャ
ートである。

【符号の説明】

１０，１１…２ポートメモリ ２０，３０，２１，３１…バッファ ４…ポートＡ ５…ポートＢ ６０，６１…２ポートコントローラ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　２ポート２バンクインタリーブ構成の
   ２ポートメモリシステムにおいて、バンク別の２ポート
   コントローラに対応して設けられ夫々第１のポートＡ及
   び第２のポートＢからのアクセス要求に対して２ポート
   コントローラの調停結果及びロック信号から当該バンク
   のアクセスを該２ポートコントローラに指令する一対の
   アクセス要求コントローラを設け、該アクセス要求コン
   トローラは、２ポートコントローラによってアクセスを
   優先させる第２のポートＢがロック付きアクセス要求を
   発生したときには第１のポートＡからのアクセス要求が
   終了した状態で該ポートＡからのアクセス要求をマスク
   した後に該ポートＢのロック付きアクセス要求を前記２
   ポートコントローラに与える制御手段を備えたことを特
   徴とする２ポートメモリのデッドロック防止回路。