JPH04237169A - 半導体メモリ装置とその製造方法 - Google Patents
半導体メモリ装置とその製造方法Info
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- JPH04237169A JPH04237169A JP3021591A JP2159191A JPH04237169A JP H04237169 A JPH04237169 A JP H04237169A JP 3021591 A JP3021591 A JP 3021591A JP 2159191 A JP2159191 A JP 2159191A JP H04237169 A JPH04237169 A JP H04237169A
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はフローティングゲート電
極を有する不揮発性半導体メモリ装置とその製造方法に
関するものである。
極を有する不揮発性半導体メモリ装置とその製造方法に
関するものである。
【０００２】
【従来の技術】フローティングゲート電極を有する半導
体メモリ装置としては、図３に示されるように、チャネ
ル領域でドレイン領域２及びソース領域４から離れた領
域の基板上にゲート酸化膜６を介してゲート電極８が形
成されており、ゲート電極８の側面でゲート電極８と絶
縁され、チャネル領域からソース領域又はドレイン領域
にわたる領域上にゲート酸化膜を介してフローティング
ゲート電極１０が形成されているものが提案されている
。
体メモリ装置としては、図３に示されるように、チャネ
ル領域でドレイン領域２及びソース領域４から離れた領
域の基板上にゲート酸化膜６を介してゲート電極８が形
成されており、ゲート電極８の側面でゲート電極８と絶
縁され、チャネル領域からソース領域又はドレイン領域
にわたる領域上にゲート酸化膜を介してフローティング
ゲート電極１０が形成されているものが提案されている
。
【０００３】図３の半導体メモリ装置では、フローティ
ングゲート電極１０に電子１２を選択的に蓄積し、電子
が蓄積されたフローティングゲート電極１０の下のチャ
ネルは反転しないが、電子が蓄積されていないフローテ
ィングゲート電極１０の下のチャネルは反転することを
利用してメモリ動作を行なわせる。
ングゲート電極１０に電子１２を選択的に蓄積し、電子
が蓄積されたフローティングゲート電極１０の下のチャ
ネルは反転しないが、電子が蓄積されていないフローテ
ィングゲート電極１０の下のチャネルは反転することを
利用してメモリ動作を行なわせる。
【０００４】
【発明が解決しようとする課題】一般に、フローティン
グゲートタイプの不揮発性半導体メモリ装置においては
、フローティングゲート電極のエッヂの形状はそのメモ
リ特性の信頼性に大きな影響を与える。すなわち、フロ
ーティングゲート電極のエッヂが鋭く尖っておればその
尖端に電界が集中し、フローティングゲート電極に蓄積
された電子がそこから外部、特にドレインに抜けやすく
なってメモリの保持特性が劣化する。したがって、フロ
ーティングゲート電極のエッヂはできるだけ丸まってい
ることが望ましい。
グゲートタイプの不揮発性半導体メモリ装置においては
、フローティングゲート電極のエッヂの形状はそのメモ
リ特性の信頼性に大きな影響を与える。すなわち、フロ
ーティングゲート電極のエッヂが鋭く尖っておればその
尖端に電界が集中し、フローティングゲート電極に蓄積
された電子がそこから外部、特にドレインに抜けやすく
なってメモリの保持特性が劣化する。したがって、フロ
ーティングゲート電極のエッヂはできるだけ丸まってい
ることが望ましい。
【０００５】図３に示されるように、ゲート電極８の側
面部にフローティングゲート電極１０を有するメモリ装
置では、フローティングゲート電極１０はポリシリコン
膜をエッチバックして形成されるので、そのドレイン領
域やソース領域上のエッヂは鋭いエッヂになりやすい。 そのため、図３に示されるようにドレイン領域２にバイ
アス電圧を加えると、そのときの電界によってフローテ
ィングゲート電極１２中の電子がドレイン側に抜け、デ
ータが変わってしまう、所謂ドレインディスターブと呼
ばれる現象が起こる。
面部にフローティングゲート電極１０を有するメモリ装
置では、フローティングゲート電極１０はポリシリコン
膜をエッチバックして形成されるので、そのドレイン領
域やソース領域上のエッヂは鋭いエッヂになりやすい。 そのため、図３に示されるようにドレイン領域２にバイ
アス電圧を加えると、そのときの電界によってフローテ
ィングゲート電極１２中の電子がドレイン側に抜け、デ
ータが変わってしまう、所謂ドレインディスターブと呼
ばれる現象が起こる。
【０００６】そこで、図４に示されるように、ドレイン
端エッヂの電界を緩めるために、サイドウォール・フロ
ーティングゲート電極１０の下の酸化膜１４を厚くする
ことが考えられる。しかし、酸化膜１４を厚くすると、
プログラミング時に問題がでてくる。例えば、ピンチオ
フ点で発生したホットエレクトロンのうちでフローティ
ングゲート電極１０に注入されるエレクトロン（ラッキ
ーエレクトロン）の割合が、酸化膜１４が厚くなること
により急激に減少してプログラミング効率が悪くなる。 その結果、プログラミング時間が長くかかるようになる
。また、フローティングゲート電極１０に電子が蓄積さ
れているときと蓄積されていないときのしきい値電圧の
差が減少する。また、電子が注入されていないときのオ
ン電流も減少し、駆動力が低下する。
端エッヂの電界を緩めるために、サイドウォール・フロ
ーティングゲート電極１０の下の酸化膜１４を厚くする
ことが考えられる。しかし、酸化膜１４を厚くすると、
プログラミング時に問題がでてくる。例えば、ピンチオ
フ点で発生したホットエレクトロンのうちでフローティ
ングゲート電極１０に注入されるエレクトロン（ラッキ
ーエレクトロン）の割合が、酸化膜１４が厚くなること
により急激に減少してプログラミング効率が悪くなる。 その結果、プログラミング時間が長くかかるようになる
。また、フローティングゲート電極１０に電子が蓄積さ
れているときと蓄積されていないときのしきい値電圧の
差が減少する。また、電子が注入されていないときのオ
ン電流も減少し、駆動力が低下する。
【０００７】本発明は図３のようなサイドウォール・フ
ローティングゲート電極を有する半導体メモリ装置のメ
モリ特性の信頼性を高めるとともに、プログラミング効
率やオン電流を低下させないことを目的とするものであ
る。本発明はまた、そのような特性の優れたメモリ装置
を製造する方法を提供することを目的とするものである
。
ローティングゲート電極を有する半導体メモリ装置のメ
モリ特性の信頼性を高めるとともに、プログラミング効
率やオン電流を低下させないことを目的とするものであ
る。本発明はまた、そのような特性の優れたメモリ装置
を製造する方法を提供することを目的とするものである
。
【０００８】
【課題を解決するための手段】本発明の半導体メモリ装
置では、チャネル領域でソース領域及びドレイン領域か
ら離れた領域の基板上にゲート酸化膜を介してゲート電
極が形成されており、ゲート電極の側面でゲート電極と
絶縁され、チャネル領域からソース領域又はドレイン領
域にわたる領域上にゲート酸化膜を介してフローティン
グゲート電極が形成されており、フローティングゲート
電極下のゲート酸化膜はチャネル領域上では薄く、ソー
ス領域上及びドレイン領域上ではそれよりも厚くなって
いる。
置では、チャネル領域でソース領域及びドレイン領域か
ら離れた領域の基板上にゲート酸化膜を介してゲート電
極が形成されており、ゲート電極の側面でゲート電極と
絶縁され、チャネル領域からソース領域又はドレイン領
域にわたる領域上にゲート酸化膜を介してフローティン
グゲート電極が形成されており、フローティングゲート
電極下のゲート酸化膜はチャネル領域上では薄く、ソー
ス領域上及びドレイン領域上ではそれよりも厚くなって
いる。
【０００９】本発明の製造方法は次の工程（Ａ）から（
Ｅ）を含んでいる。（Ａ）半導体基板上にゲート酸化膜
を介してゲート電極を形成する工程、（Ｂ）絶縁膜を形
成し、エッチバックを施してゲート電極の側面に絶縁物
のサイドウォール・スペーサを形成する工程、（Ｃ）ゲ
ート電極及びサイドウォール・スペーサをマスクとして
基板に不純物を注入してソース領域及びドレイン領域を
形成する工程、（Ｄ）サイドウォール・スペーサを除去
した後、熱酸化を施す工程、（Ｅ）ポリシリコン膜を形
成し、エッチバックを施してゲート電極の側面でチャネ
ル領域からソース領域又はドレイン領域に及ぶ領域にフ
ローティングゲート電極を形成する工程。
Ｅ）を含んでいる。（Ａ）半導体基板上にゲート酸化膜
を介してゲート電極を形成する工程、（Ｂ）絶縁膜を形
成し、エッチバックを施してゲート電極の側面に絶縁物
のサイドウォール・スペーサを形成する工程、（Ｃ）ゲ
ート電極及びサイドウォール・スペーサをマスクとして
基板に不純物を注入してソース領域及びドレイン領域を
形成する工程、（Ｄ）サイドウォール・スペーサを除去
した後、熱酸化を施す工程、（Ｅ）ポリシリコン膜を形
成し、エッチバックを施してゲート電極の側面でチャネ
ル領域からソース領域又はドレイン領域に及ぶ領域にフ
ローティングゲート電極を形成する工程。
【００１０】
【作用】メモリ装置でフローティングゲート電極とソー
ス領域及びドレイン領域の間の酸化膜が厚くなっている
ので、フローティングゲート電極に蓄積された電子が外
部に抜けることが抑えられる。チャネル領域ではフロー
ティングゲート電極下のゲート酸化膜がそれよりも薄い
ので、ホットエレクトロンが注入されやすくなり、プロ
グラミング効率が高くなる。また、オン電流も大きくな
って、高速動作が可能で、ノイズに強くなる。
ス領域及びドレイン領域の間の酸化膜が厚くなっている
ので、フローティングゲート電極に蓄積された電子が外
部に抜けることが抑えられる。チャネル領域ではフロー
ティングゲート電極下のゲート酸化膜がそれよりも薄い
ので、ホットエレクトロンが注入されやすくなり、プロ
グラミング効率が高くなる。また、オン電流も大きくな
って、高速動作が可能で、ノイズに強くなる。
【００１１】製造方法においては、工程（Ｄ）の熱酸化
では、ソース領域及びドレイン領域には不純物が注入さ
れているので増速酸化が起こって厚い酸化膜が形成され
、一方チャネル領域の基板にはそれよりも薄い酸化膜が
形成される。
では、ソース領域及びドレイン領域には不純物が注入さ
れているので増速酸化が起こって厚い酸化膜が形成され
、一方チャネル領域の基板にはそれよりも薄い酸化膜が
形成される。
【００１２】
【実施例】図１は一実施例を表わす。図３と同一の部分
には同一の記号を用いる。１はＰ型シリコン基板であり
、ドレイン領域２及びソース領域４の間のチャネル領域
の基板上には、ドレイン領域２及びソース領域４から離
れた領域上にゲート酸化膜６を介してポリシリコンゲー
ト電極８が形成されている。ドレイン領域２及びソース
領域４上には厚さが約４００Åの酸化膜２２が形成され
ており、ゲート電極８とドレイン領域２及びソース領域
４の間のチャネル領域上には厚さが約２００Åの薄い酸
化膜２０が形成されている。
には同一の記号を用いる。１はＰ型シリコン基板であり
、ドレイン領域２及びソース領域４の間のチャネル領域
の基板上には、ドレイン領域２及びソース領域４から離
れた領域上にゲート酸化膜６を介してポリシリコンゲー
ト電極８が形成されている。ドレイン領域２及びソース
領域４上には厚さが約４００Åの酸化膜２２が形成され
ており、ゲート電極８とドレイン領域２及びソース領域
４の間のチャネル領域上には厚さが約２００Åの薄い酸
化膜２０が形成されている。
【００１３】ゲート電極８の側面には酸化膜を介してポ
リシリコンのサイドウォール・フローティングゲート電
極１０が形成されている。フローティングゲート電極１
０はチャネル領域上の薄い酸化膜２０からドレイン領域
２上の厚い酸化膜２２又はソース領域４上の厚い酸化膜
２２上に及んでいる。
リシリコンのサイドウォール・フローティングゲート電
極１０が形成されている。フローティングゲート電極１
０はチャネル領域上の薄い酸化膜２０からドレイン領域
２上の厚い酸化膜２２又はソース領域４上の厚い酸化膜
２２上に及んでいる。
【００１４】このメモリ装置では、フローティングゲー
ト電極１０とドレイン領域２の間の酸化膜２２が約４０
０Åと厚いため、フローティングゲート電極１０に蓄積
された電子は容易にドレイン領域２には抜けない。
ト電極１０とドレイン領域２の間の酸化膜２２が約４０
０Åと厚いため、フローティングゲート電極１０に蓄積
された電子は容易にドレイン領域２には抜けない。
【００１５】また、フローティングゲート電極１０とチ
ャネル領域の間の酸化膜２０の膜厚は約２００Åと薄い
ために、プログラミング時にピンチオフ点で発生したホ
ットエレクトロンがその薄い酸化膜２２を通ってフロー
ティングゲート電極１０に注入されるのが容易であり、
プログラミング効率が良好に維持される。酸化膜２０の
膜厚が薄いことにより、フローティングゲート電極１０
に電子を注入していないときのメモリとしての駆動力も
落ちない。
ャネル領域の間の酸化膜２０の膜厚は約２００Åと薄い
ために、プログラミング時にピンチオフ点で発生したホ
ットエレクトロンがその薄い酸化膜２２を通ってフロー
ティングゲート電極１０に注入されるのが容易であり、
プログラミング効率が良好に維持される。酸化膜２０の
膜厚が薄いことにより、フローティングゲート電極１０
に電子を注入していないときのメモリとしての駆動力も
落ちない。
【００１６】次に、図２により一実施例の製造方法につ
いて説明する。（Ａ）Ｐ型シリコン基板１に通常の方法
によりゲート酸化膜６を介してポリシリコンゲート電極
８を形成する。シリコン酸化膜を約３０００Åの厚さに
堆積した後、その酸化膜を異方性エッチングによりエッ
チバックし、ゲート電極８の側面にサイドウォール・ス
ペーサ３０を形成する。次に、ゲート電極８及びサイド
ウォール・スペーサ３０、並びにフィールド酸化膜（図
示略）をマスクとして砒素を７０ＫｅＶのエネルギーで
６×１０１５／ｃｍ２程度イオン注入する。これにより
、ドレイン領域２及びソース領域４が形成される。
いて説明する。（Ａ）Ｐ型シリコン基板１に通常の方法
によりゲート酸化膜６を介してポリシリコンゲート電極
８を形成する。シリコン酸化膜を約３０００Åの厚さに
堆積した後、その酸化膜を異方性エッチングによりエッ
チバックし、ゲート電極８の側面にサイドウォール・ス
ペーサ３０を形成する。次に、ゲート電極８及びサイド
ウォール・スペーサ３０、並びにフィールド酸化膜（図
示略）をマスクとして砒素を７０ＫｅＶのエネルギーで
６×１０１５／ｃｍ２程度イオン注入する。これにより
、ドレイン領域２及びソース領域４が形成される。
【００１７】（Ｂ）サイドウォール・スペーサ３０を既
知の方法で除去した後、例えば９００℃のドライ雰囲気
で約４０分間酸化処理を施す。このとき、シリコン基板
上では約２００Åの厚さの酸化膜２０が形成され、砒素
が注入された領域２，４では増速酸化が起こって約４０
０Åの厚い酸化膜２２が形成される。また、ゲート電極
８の表面にも酸化膜２４が形成される。
知の方法で除去した後、例えば９００℃のドライ雰囲気
で約４０分間酸化処理を施す。このとき、シリコン基板
上では約２００Åの厚さの酸化膜２０が形成され、砒素
が注入された領域２，４では増速酸化が起こって約４０
０Åの厚い酸化膜２２が形成される。また、ゲート電極
８の表面にも酸化膜２４が形成される。
【００１８】（Ｃ）その後、全面にポリシリコン膜を約
３０００Åの厚さに堆積し、そのポリシリコン膜に異方
性エッチングによるエッチバックを施して、ゲート電極
８の側面に酸化膜２４を介してフローティングな状態の
ポリシリコンサイドウォール１０を形成する。この状態
ではポリシリコンサイドウォール１０は紙面垂直方向の
複数個のメモリセルについて連続したものとなっている
ので、後の工程での写真製版とエッチングにより各メモ
リセルごとに分離するようにパターン化を施す。その後
は既知の方法で配線工程などを経て、半導体メモリ装置
を完成させる。
３０００Åの厚さに堆積し、そのポリシリコン膜に異方
性エッチングによるエッチバックを施して、ゲート電極
８の側面に酸化膜２４を介してフローティングな状態の
ポリシリコンサイドウォール１０を形成する。この状態
ではポリシリコンサイドウォール１０は紙面垂直方向の
複数個のメモリセルについて連続したものとなっている
ので、後の工程での写真製版とエッチングにより各メモ
リセルごとに分離するようにパターン化を施す。その後
は既知の方法で配線工程などを経て、半導体メモリ装置
を完成させる。
【００１９】この製造方法で薄膜の堆積膜厚や不純物ド
ーピングの条件、ドーピングされる不純物の種類、酸化
の条件、酸化膜厚などはその都度最適化されるべきもの
であって、上記の例は一例に過ぎない。また、図２では
周辺回路の形成方法については触れていないが、周辺回
路は既知の方法により形成する。
ーピングの条件、ドーピングされる不純物の種類、酸化
の条件、酸化膜厚などはその都度最適化されるべきもの
であって、上記の例は一例に過ぎない。また、図２では
周辺回路の形成方法については触れていないが、周辺回
路は既知の方法により形成する。
【００２０】
【発明の効果】本発明のメモリ装置では、フローティン
グゲート電極とソース領域及びドレイン領域の間の酸化
膜が厚くなっているので、フローティングゲート電極に
蓄積された電子が外部に抜けることが抑えられ、信頼性
が向上する。チャネル領域ではフローティングゲート電
極下のゲート酸化膜が薄いので、ホットエレクトロンが
注入されやすくなり、プログラミング効率が高くなる。 また、オン電流も大きくなって、高速動作が可能で、ノ
イズに強くなる。
グゲート電極とソース領域及びドレイン領域の間の酸化
膜が厚くなっているので、フローティングゲート電極に
蓄積された電子が外部に抜けることが抑えられ、信頼性
が向上する。チャネル領域ではフローティングゲート電
極下のゲート酸化膜が薄いので、ホットエレクトロンが
注入されやすくなり、プログラミング効率が高くなる。 また、オン電流も大きくなって、高速動作が可能で、ノ
イズに強くなる。
【００２１】本発明の製造方法では、既知のプロセス技
術の組み合わせによりソース領域及びドレイン領域上の
厚い酸化膜とチャネル領域上の薄い酸化膜を同一工程で
形成することができるので、本発明の新しい構造のメモ
リ装置を比較的安価で、しかも安定して製造することが
できる。
術の組み合わせによりソース領域及びドレイン領域上の
厚い酸化膜とチャネル領域上の薄い酸化膜を同一工程で
形成することができるので、本発明の新しい構造のメモ
リ装置を比較的安価で、しかも安定して製造することが
できる。
【図１】一実施例のメモリ装置を示す要部断面図である
。
。
【図２】一実施例の製造方法を示す工程断面図である。
【図３】提案されているフローティングゲート型半導体
メモリ装置を示す要部断面図である。
メモリ装置を示す要部断面図である。
【図４】考えられる改良型半導体メモリ装置を示す要部
断面図である。
断面図である。
１ Ｐ型シリコン基板
２ ドレイン領域
４ ソース領域
６ ゲート酸化膜
Claims (2)
- 【請求項１】 チャネル領域でソース領域及びドレイ
ン領域から離れた領域の基板上にゲート酸化膜を介して
ゲート電極が形成されており、ゲート電極の側面でゲー
ト電極と絶縁され、チャネル領域からソース領域又はド
レイン領域にわたる領域上にゲート酸化膜を介してフロ
ーティングゲート電極が形成されており、フローティン
グゲート電極下のゲート酸化膜はチャネル領域上では薄
く、ソース領域上及びドレイン領域上ではそれよりも厚
くなっている半導体メモリ装置。 - 【請求項２】 次の工程（Ａ）から（Ｅ）を含む半導
体メモリ装置の製造方法。 （Ａ）半導体基板上にゲート酸化膜を介してゲート電極
を形成する工程、 （Ｂ）絶縁膜を形成し、エッチバックを施してゲート電
極の側面に絶縁物のサイドウォール・スペーサを形成す
る工程、 （Ｃ）ゲート電極及びサイドウォール・スペーサをマス
クとして基板に不純物を注入してソース領域及びドレイ
ン領域を形成する工程、 （Ｄ）サイドウォール・スペーサを除去した後、熱酸化
を施す工程、 （Ｅ）ポリシリコン膜を形成し、エッチバックを施して
ゲート電極の側面でチャネル領域からソース領域又はド
レイン領域に及ぶ領域にフローティングゲート電極を形
成する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3021591A JP2988535B2 (ja) | 1991-01-21 | 1991-01-21 | 半導体メモリ装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3021591A JP2988535B2 (ja) | 1991-01-21 | 1991-01-21 | 半導体メモリ装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04237169A true JPH04237169A (ja) | 1992-08-25 |
| JP2988535B2 JP2988535B2 (ja) | 1999-12-13 |
Family
ID=12059284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3021591A Expired - Fee Related JP2988535B2 (ja) | 1991-01-21 | 1991-01-21 | 半導体メモリ装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2988535B2 (ja) |
-
1991
- 1991-01-21 JP JP3021591A patent/JP2988535B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2988535B2 (ja) | 1999-12-13 |
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