JPH04237159A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＭＯＳ型集積回路の入力
保護抵抗に関わり、特に多結晶シリコン（ポリＳｉ）に
よって形成される保護抵抗に関わる。

【０００２】集積回路（ＩＣ）がＭＯＳトランジスタを
用いて構成されている場合、該トランジスタのゲート絶
縁膜のような、絶縁耐力の劣る部分が不時の高入力によ
って破壊されることのないよう、保護回路を設けておく
のが通常である。

【０００３】最も一般的な保護回路の例が第１０図に示
されている。保護抵抗の値は大きいほど保護効果が上が
るが、同時に、入力信号によって動作するＩＣの動作速
度も低下させるので、保護抵抗として有効な範囲で可能
な限り低い値が選択されることになる。

【０００４】また、保護抵抗を形成するための導電体層
に対しては、ＩＣの高集積化のためのパターン寸法上の
制約から来る要求や、ＩＣ製造工程に他の目的で敷設さ
れる導電体層を利用して形成し得れば好都合である等の
製造工程上の要求がある。

【０００５】

【従来の技術】このような状況から、保護抵抗はＭＯＳ
トランジスタのゲート電極形成用のポリＳｉ層によって
形成されるのが通常であり、そのシート抵抗は１００〜
１０００Ω／□の範囲に設定された設計値からの偏りが
規格内であることが求められる。

【０００６】ポリＳｉ層をＣＶＤ法によって形成する際
、その厚さと不純物濃度を素子設計上要求される値とす
ることは、現行の技術を以てすればさして困難ではない
。また、リソグラフィ技術の進歩によりパターンの寸法
形状をサブミクロンで制御することも可能となっている
。

【０００７】

【発明が解決しようとする課題】しかしながら、抵抗体
としてパターニングされたポリＳｉ層は、通常トランジ
スタの電極等を形成するポリＳｉ層であるため、平坦化
などの要求から薄いものとせざるを得ず、後続工程の熱
処理によっては、その膜厚が極端に小となる場合がある
。

【０００８】既に述べたように、保護抵抗は回路設計上
その抵抗値が精細に規定されるものであるから、このよ
うに再現性の劣る状況でシート抵抗が変化したのでは、
ＩＣの動作速度を低下させたり、保護回路として有効に
機能しなくなるおそれがある。

【０００９】従って、保護抵抗の形成に利用するポリＳ
ｉ層を堆積被着した後は、このポリＳｉ層が厚みを減ず
ることのないように配慮してウエハプロセスを進めるか
、厚みの減少に伴うシート抵抗の増加を補うような対策
を講ずることが要求されることになる。

【００１０】本発明の目的は、保護抵抗を正確な抵抗値
に形成し得るＩＣの製造方法を提供することであり、そ
れによって保護回路の機能が優れ且つ回路の動作速度も
十分に高速であるＩＣを製造する方法を提供することで
ある。

【００１１】

【課題を解決するための手段】上記目的を達成するため
、本発明の半導体装置の製造方法では（１）　ＩＣの製
造工程に於いて、ポリＳｉ層の入力保護抵抗形成領域を
耐酸化性皮膜で被覆した後、該ポリＳｉ層の酸化が進行
する条件の下で行われる処理工程を実施する、或いは （２）　ＩＣの製造工程に於いて、第１のポリＳｉ層の
入力保護抵抗形成領域を、絶縁性皮膜を介して第２のポ
リＳｉ層で被覆した後、これ等のポリＳｉ層の酸化が進
行する条件の下で行われる処理工程を実施することを特
徴としている。

【００１２】また、本発明の半導体装置であるＩＣでは
基板上に被着形成された第１および第２の導電体層によ
り形成された２個の導電体パターンが並列に接続されて
入力保護抵抗を形成している。

【００１３】

【作用】上記半導体装置の製造方法の中、（１）の処理
では、入力保護抵抗を形成するポリＳｉ層が後続工程で
酸化することが防止されるので、ポリＳｉ膜形成時のシ
ート抵抗値が維持され、正確な抵抗値の保護抵抗を形成
することが可能となる。

【００１４】また、上記半導体装置の製造方法の中、（
２）の処理では、上層の第２のポリＳｉ層の酸化は進行
するが、下層の第１のポリＳｉ層までは酸化されないの
で、抵抗体を下層ポリＳｉ層に形成することで、正確な
抵抗値を備えた入力保護抵抗が形成されることになる。

【００１５】更に、上記本発明の半導体装置では、下層
の導電体層のシート抵抗が高すぎ、それだけでは所定の
抵抗値を持つ抵抗パターンを形成することが困難な場合
でも、上層の導電体層に形成した抵抗パターンを並列に
接続することによって、所定の抵抗値を備えた入力保護
抵抗を得ることが可能となる。

【００１６】

【実施例】図１（ａ）〜（ｄ）、図２（ｅ）〜（ｇ）、
図３（ｈ）〜（ｉ）は請求項１に対応する第１の実施例
の工程を示す模式図である。以下、これ等の図面を参照
しながらこの実施例を説明する。

【００１７】Ｓｉ基板１１に選択酸化を施し、保護抵抗
形成領域にはフィールド酸化膜１３を、回路素子形成部
分のＭＯＳトランジスタ形成領域にはゲート酸化膜１２
を形成する。この処理は周知のものでフィールド酸化膜
の厚さは６００ｎｍ、ゲート酸化膜は素子の特性や寸法
によって異なるが、例えば２０ｎｍである。この状態が
（ａ）図に示されている。

【００１８】次に（ｂ）図のように、厚さ１００〜３０
０ｎｍのポリＳｉ層１４をＣＶＤ法により堆積する。こ
のポリＳｉ層のフィールド酸化膜上の部分を利用して入
力保護抵抗を形成するので、ゲート電極とその延長部を
パターニングする際に、保護抵抗体のパターニングも行
う。その結果が（ｃ）図に示されている。

【００１９】以下本発明の特徴的な工程に入り、（ｄ）
図の如く、該抵抗体を窒化膜１５で被覆する。窒化膜は
周知の方法で形成すればよく、厚さは１０〜３０ｎｍ程
度である。 該窒化膜はポリＳｉ層の酸化を防止するためのものであ
るから、後続の酸化性熱処理工程での消耗を考慮して厚
さが設定される。

【００２０】工程は第２図に入り、熱酸化によってイオ
ン注入用のスルー酸化膜１６を、（ｅ）図に示すように
形成する。スルー酸化膜の厚さは２０ｎｍ程度である。 このスルー酸化膜を通してＡｓ＋或いはＰ＋（反対導電
型の場合はＢ＋）をイオン注入し、ＭＯＳトランジスタ
のＳ／Ｄ領域１７を形成する。この状態が（ｆ）図に示
されている。イオン注入のドーズ量は１×１０１５／ｃ
ｍ２程度である。

【００２１】次に（ｇ）図の如く、例えばＰＳＧである
層間絶縁膜１８を堆積形成し、（ｈ）図の如くコンタト
クホール１９を開ける。以下通常の如くアルミニウム（
Ａｌ）をスパッタし、パターニングしてＡｌ配線２０を
形成し、カバー膜２１で被覆する。この状態が（ｉ）図
に示されている。

【００２２】この実施例に示される第１の本発明では、
ポリＳｉ層を耐酸化性皮膜で被覆することにより、その
厚さの減少を防止しており、シート抵抗値の変動を無く
すことによって正確な抵抗値を実現している。

【００２３】図４（ａ）〜（ｄ）、図５（ｅ）〜（ｇ）
、図６（ｈ）〜（ｉ）は請求項２に対応する第２の実施
例の工程を示す模式図である。この実施例は、ＥＰＲＯ
Ｍのように２層のポリＳｉ層を使用する回路素子の形成
に合わせて保護抵抗を形成する場合に好適であり、以下
、これ等の図面を参照しながらこの実施例を説明する。

【００２４】図４（ａ）及び（ｂ）の工程は前記第１の
実施例と同じであり、厚さの異なる酸化膜１２，１３お
よび第１の導電層であるポリＳｉ層１４が形成される。 （ｃ）図の工程では熱酸化によってポリＳｉ層の表面に
層間酸化膜２２が形成される。その上に、（ｄ）図の如
く第２の導電層であるポリＳｉ層２３が堆積形成される
。

【００２５】次いで図５（ｅ）のように上層のポリＳｉ
層をパターニングしてＦＥＴのゲート電極を形成し、そ
の際、保護抵抗上の重ねパターンも同時に整形する。こ
の上層ポリＳｉパターンは後続工程で酸化されてその厚
さを減ずるが、これが重なって存在することにより、保
護抵抗となる下層ポリＳｉが酸化されるのを防いでいる
。 （ｆ）図は下層ポリＳｉ層１４をパターニングしてＥＰ
ＲＯＭの浮遊ゲートと保護抵抗を形成した状態を示す。

【００２６】更に、熱酸化によりスルー酸化膜１６を形
成し、イオン注入によって、（ｇ）図に示す如く、Ｓ／
Ｄ領域１７を形成する。この時、保護抵抗の部分では下
層ポリＳｉの一部も酸化されるが、これはコンタクト形
成領域であり、接続面積を大にすることでシート抵抗増
大の影響を解消することができる一方、抵抗値を決定す
るパターン部分ではシート抵抗の変動は生じない。

【００２７】以下第１の実施例と同様であり、（ｈ）図
の如く層間絶縁膜１９を堆積してコンタクトホール１９
を開孔し、（ｉ）図の如くＡｌ配線２０を形成する。２
１はカバー膜である。

【００２８】この実施例の処理によれば、上に述べたよ
うに、保護抵抗を形成する領域のポリＳｉは酸化される
ことがなく、正確な抵抗値を備えた入力保護抵抗を形成
することができる。

【００２９】請求項３の入力保護抵抗は、第２の実施例
によって形成される保護抵抗に類似の構造を持つが、こ
こでは上下の導電材料層の各々に形成されるほぼ同形の
パターンが並列に接続されて保護抵抗を構成している。 このような構成であれば、ポリＳｉ層１層ではシート抵
抗が高すぎる場合にも、抵抗値を比較的低く形成するこ
とができる。

【００３０】本実施例の入力保護抵抗は、図７（ａ）〜
（ｄ）、図８（ｅ）〜（ｇ）、図９（ｈ）〜（ｉ）に例
示した工程により形成することができる。以下、これ等
の図面を参照しながら、請求項３の保護抵抗を形成する
方法を説明する。

【００３１】図７（ａ）及び（ｂ）の工程は前記第１の
実施例と同じであり、厚さの異なる酸化膜１２，１３お
よび第１の導電層であるポリＳｉ層１４が形成される。 （ｃ）図の工程では熱酸化によってポリＳｉ層の表面に
層間酸化膜２２が形成されるが、保護抵抗に相当する部
分では該酸化膜は選択的に除去されている。その上に、
（ｄ）図の如く第２の導電層であるポリＳｉ層２３が堆
積形成される。この第２の導電層はシリサイドを形成す
る金属層の場合もある。

【００３２】次いで図８（ｅ）のように上層のポリＳｉ
層をパターニングしてＦＥＴのゲート電極を形成し、そ
の際、上層ポリＳｉ層も同時に整形し、保護抵抗と同一
形状とする。保護抵抗部分では下層ポリＳｉ上の酸化膜
は除去されているので、上下のパターンは並列に接続さ
れた形となる。

【００３３】（ｆ）図には、上層のポリＳｉパターンを
マスクとして下層ポリＳｉ層１４をパターニングし、Ｅ
ＰＲＯＭの浮遊ゲートと保護抵抗を形成した状態が示さ
れている。保護抵抗は２層のポリＳｉ層を並列に接続し
た構造であるから、１層のシート抵抗が高すぎる場合に
も、保護抵抗として適当な抵抗値を実現することができ
る。

【００３４】更に、熱酸化によりスルー酸化膜１６を形
成し、イオン注入によって、（ｇ）図に示す如く、Ｓ／
Ｄ領域１７を形成し、以下、（ｈ）図、（ｉ）図の工程
を経て入力保護抵抗を備えたＩＣが完成することになる
。ここで１９は層間絶縁膜、２０はＡｌ配線である。

【００３５】請求項３の入力保護抵抗は図９（ｉ）の如
き構造を備えたものである。

【００３６】

【発明の効果】以上説明した如く、本発明の請求項１或
いは請求項２のいづれの保護抵抗の製造方法によっても
、ポリＳｉ層の酸化によるシート抵抗の増加が避けられ
るので正確な抵抗値の保護抵抗が形成されることになる
。

【００３７】また請求項３の保護抵抗によれば、単一の
ポリＳｉ層のシート抵抗値が高すぎる場合でも、適正な
抵抗値とすることが可能である。

【図面の簡単な説明】

【図１】　　請求項１の実施例の工程を示す模式図（そ
の１）

【図２】　　請求項１の実施例の工程を示す模式図（そ
の２）

【図３】　　請求項１の実施例の工程を示す模式図（そ
の３）

【図４】　　請求項２の実施例の工程を示す模式図（そ
の１）

【図５】　　請求項２の実施例の工程を示す模式図（そ
の２）

【図６】　　請求項２の実施例の工程を示す模式図（そ
の３）

【図７】　　請求項３の抵抗体の製造工程を示す模式図
（その１）

【図８】　　請求項３の抵抗体の製造工程を示す模式図
（その２）

【図９】　　請求項３の抵抗体の製造工程を示す模式図
（その３）

【図１０】　　基本的な入力保護回路を示す図

【符号の説明】

１１　　Ｓｉ基板 １２　　ゲート酸化膜 １３　　フィールド酸化膜 １４　　ポリＳｉ層 １５　　耐酸化膜 １６　　スルー酸化膜 １７　　Ｓ／Ｄ領域 １８　　層間絶縁膜 １９　　コンタクトホール ２０　　Ａｌ配線 ２１　　カバー膜 ２２　　層間酸化膜 ２３　　ポリＳｉ層（上層導電体）

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　半導体基板に素子を作り込む集積回路
   装置の製造に於いて、多結晶シリコン層の抵抗体形成領
   域を耐酸化性皮膜で被覆した後、該多結晶シリコン層の
   酸化が進行する条件の下で行われる処理工程を実施する
   ことを特徴とする半導体装置の製造方法。
2. 【請求項２】　　半導体基板に素子を作り込む集積回路
   装置の製造に於いて、第１の多結晶シリコン層の抵抗体
   形成領域を、絶縁性皮膜を介して第２の多結晶シリコン
   層で被覆した後、これ等の多結晶シリコン層の酸化が進
   行する条件の下で行われる処理工程を実施することを特
   徴とする半導体装置の製造方法。
3. 【請求項３】　　半導体基板に素子を作り込んだ集積回
   路装置であって、該基板上に被着形成された第１および
   第２の導電体層により形成された２個の導電体パターン
   が並列に接続されて入力保護抵抗を形成していることを
   特徴とする半導体装置。