JPH04233321A

JPH04233321A - 定値ｄｉ／ｄｔバッファ回路

Info

Publication number: JPH04233321A
Application number: JP3166275A
Authority: JP
Inventors: Stephen R Schenck; ステファン　アール．シェンク
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1990-06-11
Filing date: 1991-06-11
Publication date: 1992-08-21
Also published as: US5066872A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、定値ｄｉ／ｄｔバッフ
ァ回路の高速化に関連するものである。

【０００２】そして、本願は、１９８８年６月２９日付
Ｓｔｅｐｈａｎ　Ｒ．　Ｓｃｈｅｎｃｋによる米国出願
（Ｎｏ．０７／２１３，００２　）に係わる低雑音出力
回路の改良であり、当該出願の内容は、本発明の参考と
なる。

【０００３】

【従来の技術】集積回路技術分野における進歩により、
入力に応ずる出力の反応速度が、大いに高速化された。このような高速動作は、回路における出力電流の急峻な
切換わりをもたらしている。より高速の回路は、技術的
に非常に重要であるが、出力電流の急峻な切換わりが、
インダクタンス問題を引き起こしている。この問題の由
来は何かというと、回路引出線には、そこに僅かではあ
るが、インダクタンスが存在していて、そこで発生する
電圧が、時間に対する電流変化率に関係するので、これ
らの急峻な電流の切換わりが、アースや電力供給線やボ
ンディングワイヤ中を流れる電流に大きな変化を引き起
こし、その結果、アースや電力供給線にスパイク状電圧
を生ずるということである。このスパイク状電圧は、デ
バイスの種々の電圧に悪影響を与え、出力電圧のリンギ
ングやアース電位の跳躍や誤信号の原因となる。

【０００４】前掲の係属中の出願では、１個のＭＯＳト
ランジスタのゲート〜ソース間電圧（ＶＧＳ）から該ト
ランジスタのスレショルド電圧（ＶＴ　）を引いた電圧
が、時間の平方根に比例して変化させられ、これにより
、ＭＯＳトランジスタのオンへの反転時のｄｉ／ｄｔを
一定値にすることで、上記問題が緩和されている。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うな時間平方根関数は、ゲート〜ソース間電圧ＶＧＳが
スレショルド電圧ＶＴ　もより大きくなって、はじめて
成立するものであるが、ゲート〜ソース間電圧ＶＧＳは
、そこそこの時間内では、スレショルド電圧のレベルに
到達しないことが多い。それ故に、しっかりとした回路
素子を低温下で、しかも十分高い電源電圧で駆動した場
合のような良好な運転条件の下でも、入力が変化してか
ら約２．５　ナノ秒の間は、スイッチング動作が行われ
ないのであるが、一方、劣悪な運転条件の下では、約７
ナノ秒もの遅れ時間、換言すれば、約７ナノ秒もの“待
機”時間を伴った後にスイッチング動作が行われること
になり、その結果、出力に何らかの変化が現れる以前に
不要、かつ過大の遅延が施されてしまう。

【０００６】そして、上記従来技術の作動原理は、以下
のとおりである。出力回路での時間に対する電流変化率
が一定値（即ち、ｄｉ／ｄｔが一定値）である場合には
、そこで得られる応答電圧は、回路を収納するケース内
のインダクタンスの端子間に現れる電圧であるが、この
場合、かかるインダクタンスの端子間電圧が、所定の値
まで上昇して、暫時その値に止まる。上述の回路でも、
予期した目的に対して満足に動作するにはするが、“待
機”時間を短縮し、更に、好ましくは、ここで使用され
ているアース線インダクタンスに対する伝播遅延量をｄ
ｉ／ｄｔで制御して、理論的最小値に接近させるべきは
明白である。

【０００７】

【課題を解決するための手段】本発明によれば、遅延時
間、即ち、“待機”時間を伴わずに上述の回路のｄｉ／
ｄｔ特性を維持できる回路が提供される。本発明による
回路は、使用されているアース線に対する伝播遅延量を
ｄｉ／ｄｔで制御して理論的最小値に接近させる。簡単
に言うと、本発明による改良は、既述の係属中の米国出
願に係わる回路を用いて、更に、実質的には、これと並
列に他の回路を付加することで、達成されているが、そ
のような回路を付加することにより、超高速パルス状電
流が入力信号到着時に生成される。そのことは、結局の
ところ、ここでのインダクタンスに対して合理的である
ように初期パルスの大きさが設計されている回路と、そ
れに後続して、アナログ回路として動作する故に緩慢に
変化する追加の電流を供給するｄｉ／ｄｔ制御の回路と
の組合せ構成に帰結する。一方、ｄｉ／ｄｔ制御でない
方の回路は、デジタル回路であって、初期段階で出力電
圧の変化と同時に作動を開始し、これに対してアナログ
回路からの追加の出力が続いて、両者の出力が組み合わ
されて、全体として、最小遅延の所望の出力が得られる
ものである。

【０００８】更に詳しくは、本発明に基づく回路には、
上方回路部と下方回路部が含まれており、これらでは、
下方回路部にＰチャンネルが用いられていて、それに対
応して、上方回路部にＮチャンネルトランジスタが用い
られ、あるいはその逆の関係で用いられている点で、互
に鏡像的、即ち、対称的である。一般的に言って、上方
、下方の両回路部の１つのトランジスタがオンであると
すると、その時点での他方の回路部の対応するトランジ
スタはオフである。オン、オフ状態は、入力信号の電圧
レベルで決定される。入力信号は、２つの回路部の１つ
に存在する１対の所定のトランジスタをオンに反転させ
る（他方の回路部では、オフに反転させる）。これらの
所定のトランジスタの１つは、直ちにオンに反転せんと
して、そのオン反転回路部分におけるインバータとして
動作する第２のトランジスタとなり、かくて、もう１つ
の所定のトランジスタは、上述の“待機”期間の後にオ
ンに反転すべき第１のトランジスタとなる。第１、第２
のトランジスタにより供給される電流の組合せ、即ち、
合計の電流は、既述の係属中の出願に記載されていると
ころの制御された出力のようなものになるが、“待機”
期間が解消されている点で相違している。

【０００９】

【実施例】図１は、本発明の好適な実施例の回路図で、
Ａは入力であり、Ｙは出力であり、Ｐチャンネルトラン
ジスタＭ１２とＮチャンネルトランジスタＭ１３は、既
述の係属中の出願には、現れていないインバータである
ＮチャンネルトランジスタＭ２５を駆動する。Ｐチャン
ネルトランジスタＭ１１は、出力Ｙを活性化したり、非
活性化したりするためのＧＺ端子に繋がっている。この
ＧＺ入力とそれに関連する回路は本発明を構成するもの
ではなく、２つのトランジスタＭ８　、Ｍ１１をオン状
態に保持するものであればよい。トランジスタＭ１１が
オン状態であるとすると、２つのトランジスタＭ１２、
Ｍ１１はインバータトランジスタＭ２５のゲートにバイ
アスを与えて、インバータトランジスタＭ２５をオンに
する。２つのＰチャンネルトランジスタＭ１５、Ｍ１６
は、ＮチャンネルトランジスタＭ２７のゲートにバイア
スを与えて、トランジスタＭ２７をオンにする。２つの
トランジスタＭ１５、Ｍ１６は、トランジスタＭ２１に
より常にオンにされている。２つのトランジスタＭ２５
、Ｍ２７は、それぞれ異ったチャンネル幅のものであり
、チャンネル幅の大きい方のトランジスタＭ２５は、チ
ャンネル幅の狭い方のトランジスタＭ２７よりも高速度
で作動する。この場合、チャンネル幅　２７０ミクロン
のトランジスタＭ２５が、先ずオンに反転し、その直後
に、チャンネル幅　１５０ミクロンのトランジスタＭ２
７がオンに反転する。トランジスタＭ２５のトランジス
タＭ２７に対するチャンネル幅寸法は、変更可能である
が、しかしながら、肝要なのは、先にオンに転ずる方の
トランジスタＭ２５に関しては、それのオン時にｄｉ／
ｄｔが所定量となるような寸法になっていて、それを越
えるような電流は、ｄｉ／ｄｔで制御される方のトラン
ジスタＭ２７で処理するということである。

【００１０】図１の上方回路部にあるトランジスタも、
上述のものと同様に動作するが、Ｐチャンネルであり、
下方回路部にあって対応するトランジスタはＮチャンネ
ルであり、その逆の関係も成立する。従って、下方回路
部がオンであると、上方回路部はオフであり、或いはそ
の逆である。因みに、トランジスタＭ３は、Ｐチャンネ
ルで、ＮチャンネルトランジスタＭ１３に対応し、トラ
ンジスタＭ７　はＮチャンネルで、Ｐチャンネルトラン
ジスタＭ１２に対応し、これらがプルアップＰチャンネ
ルトランジスタＭ２４、Ｍ２６を駆動する。これらのＰ
チャンネルトランジスタＭ２４、Ｍ２６は、Ｎチャンネ
ルトランジスタＭ２５、Ｍ２７に、それぞれ、対応して
いて、反対方向に電流を引くという点を除いて、同じ作
用を呈する。この場合、留意すべきは、トランジスタＭ
２４の方は、チャンネル幅　５５０ミクロンであり、ト
ランジスタＭ２６の方は、チャンネル幅５０ミクロンで
あるということである。ＰチャンネルトランジスタＭ２
４、Ｍ２６の幅寸法に関しては、Ｐチャンネルトランジ
スタの方が、Ｎチャンネルトランジスタよりも小さいｄ
ｉ／ｄｔ値を発生する性質があることから、Ｎチャンネ
ルトランジスタＭ２５、Ｍ２７の幅寸法と異ったものに
なっている。かくして、Ｐチャンネルトランジスタでは
、より大型のトランジスタを採用することもありうる。また、ＶＣＣ電位でのｄｉ／ｄｔ処理をアース電位での
ｄｉ／ｄｔ処理にすることはある状況の下で許容されよ
う。上述の回路図に関しては、対象回路中に現れるイン
ダクタンスが相違していても、そこでのインダクタンス
量に合致したトランジスタ寸法に変更するだけで、それ
以外の箇所はそのままでよい。

【００１１】動作に際しては、入力信号が入力端子Ａに
印加され、以下に述べるようにして、出力Ｙをオンに反
転させる。入力Ａにおける電圧が低論理値であるとする
と、トランジスタＭ１３が、オフに反転し、トランジス
タＭ１２が、オンに反転する。トランジスタＭ１１が、
既にオン状態であるから（ＧＺは低論理値であるとして
いるから）、トランジスタＭ１２は、トランジスタＭ２
５のゲートを充電して、トランジスタＭ２５を速やかに
オンに反転させる。時間ｔの平方根に比例する制御関数
に従う電流が２つのトランジスタＭ１５、Ｍ１６を流れ
て、トランジスタＭ２７のゲートを充電するが、この場
合、トランジスタＭ２７は、トランジスタＭ２５が反転
した時点からごく僅かに遅れてオンになる。２つのトラ
ンジスタＭ２５、Ｍ２７がオンに反転すると、これらの
トランジスタＭ２５、Ｍ２７は、共に、出力Ｙからアー
スへ電流を流す。トランジスタＭ２７からのｄｉ／ｄｔ
で制御された出力（上方回路ではトランジスタＭ２６）
は、高速出力が得られる寸法のトランジスタＭ２５（上
方回路ではトランジスタＭ２４）からの高速出力に対し
て加算される。ここでのトランジスタＭ２５の寸法は、
トランジスタＭ２５がこの回路のアース端子におけるｄ
ｉ／ｄｔ電圧値を過剰な量にするのではなく、単に、出
力を高速化するような寸法である。既に記述されている
ように、従来回路を用いる場合には、１ないし２ナノ秒
以上の無駄時間帯が常に存在しているが、本発明の回路
の場合には、ｄｉ／ｄｔ制御の行われていない通常の出
力回路と同様に高速度でオンに反転する。かくして、ト
ランジスタＭ２５は、高速応答を確保すべく、上記従来
回路に付加された新素子であることが理解されよう。こ
れによって、回路がオンになると、トランジスタＭ２５
が速やかにオンとなり、その際、２つのトランジスタＭ
１５、Ｍ１６を通過する電流が確立して、トランジスタ
Ｍ２７をオンにするので、２つのトランジスタＭ２５、
Ｍ２７からの２つの出力が加算されて、出力Ｙに現れる
。

【００１２】本発明の回路と既述の従来回路との差異は
、２つのトランジスタＭ１５、Ｍ１６が、所定の関数に
従って時間に対して変化する電圧を作り出すための直列
デバイスであるという点では、既述の係属中の出願に記
載された素子に非常に似ているが、本発明の回路の方は
、“キックスタート”の機能を提供するという点であり
、更にｄｉ／ｄｔで制御される回路でありながら、少な
くとも最初にオンに反転するまでは、ｄｉ／ｄｔで制御
されていない回路と同様に高速で動作するという点であ
る。さらに、既述のように、上方回路部分は、下方回路
部分と同様に動作するが、異るのは、入力Ａでの入力電
圧が、反対極性、或いは反対論理値（高論理値の反対は
低論理値）である必要があるという点である。

【００１３】トランジスタＭ２５の単独使用ではなくて
、トランジスタＭ２５、Ｍ２７の双方を使用している理
由は、トランジスタＭ２５の単独使用であれば、アース
ピンでは、アース電位の迫り上りが、一層、活発になり
、そして、そのような単独トランジスタの発想は、そこ
に存在する所定量のインダクタンスに対応して、所定レ
ベルのアース電位を想定することになる。一方、ここで
のトランジスタ２個の使用は、ピーク電圧の最小化と高
速動作の維持との同時的達成のために行われたものであ
る。ＮチャンネルトランジスタＭ１７は、入力Ａの電圧
が高論理値であるときに、トランジスタＭ２７のオフを
確保し、ＮチャンネルトランジスタＭ１８は、ＧＺの電
圧が高論理値であるときに、トランジスタＭ２７のオフ
を確保する。ＧＺの電圧が高論理値であると、トランジ
スタＭ２４、Ｍ２５、Ｍ２６、Ｍ２７の中でオンになる
ものはない。ＰチャンネルトランジスタＭ１９と、２つ
のＮチャンネルトランジスタＭ２０、Ｍ２１は、切り離
された素子であって、これにより、ゲートにアース或い
はＶＣＣが絶対に接続されないので、該ゲートに不所望
の高電圧が印加されることはない。但し、これらの素子
は、本発明のいかなる部分をも構成していない。

【００１４】図２は、既述の係属中の出願の回路（従来
回路）と本発明の回路（新回路）についての、出力及び
アースの電圧対時間関係を示すものである。留意すべき
は、新回路におけるアース電位は、急峻に０．８　ボル
トに上昇し、出力が下降しはじめる迄の２ナノ秒以上の
間は、その電圧値に維持される。旧回路におけるアース
電位は、新回路のものから２．５　ナノ秒程度遅れて増
加を開始し、その結果、新回路に対して２．５　ナノ秒
の改良が施されている。理想的電圧対時間は、０．８　
ボルトへの上昇分として表わされ、出力が切り換わるま
で維持される。

【００１５】本発明は、殊更に好適な実施例について記
述したが、多数の変更や変形は本技術に精通した人には
直ちに明白であろう。付加請求項の技術的範囲は、これ
らの変更や変形を包含するべく従来技術の見地からでき
る限り広範囲に解釈されることを意図されている。

【００１６】＜その他の開示事項＞１．（ａ）入力電圧信号を受信する入力節点と、（ｂ）
出力節点と、（ｃ）出力節点に接続された第１のトランジスタと、（
ｄ）入力節点と第１のトランジスタ間に接続され、入力
節点における所定の電圧に応答して、第１のトランジス
タを駆動する電流を時間に対して制御し、第１のトラン
ジスタ中に時間に対して一定変化率の電流を通ずる電圧
制御回路と、（ｅ）出力節点に接続され、入力節点における所定の電
圧に応答して、第１のトランジスタに先行してオンに反
転する第２のトランジスタとから成る定値ｄｉ／ｄｔバ
ッファ回路。２．前第１項で述べた回路において、該第１トランジス
タが該第２トランジスタより大きい幅を持つ。３．前第１項で述べた回路において、該第１及び該第２
トランジスタが共にＮチャンネルである。４．前第１項で述べた回路において、該第１及び第２ト
ランジスタが共にＰチャンネルである。５．前第２項で述べた回路において、該第１及び第２ト
ランジスタが共にＰチャンネルである。６．前第２項で述べた回路において、該第１及び第２ト
ランジスタが共にＮチャンネルである。７．前第１項で述べた回路において、該第１及び第２ト
ランジスタが並列に接続されている。８．前第２項で述べた回路において、該第１及び第２ト
ランジスタが並列に接続されている。９．前第３項で述べた回路において、該第１及び第２ト
ランジスタが並列に接続されている。１０．前第４項で述べた回路において、該第１及び第２
トランジスタが並列に接続されている。１１．前第５項で述べた回路において、該第１及び第２
トランジスタが並列に接続されている。１２．前第６項で述べた回路において、該第１及び第２
トランジスタが並列に接続されている。１３．電子回路において次のものから成る。（ａ）入力電圧信号を受信する入力節点。（ｂ）出力節点。（ｃ）該出力節点に結合する第１トランジスタ。（ｄ）該入力節点と該第１トランジスタ間に結合し、さ
らに該第１トランジスタを通過する電流の時間に関する
変化率が定常であるよう具備すべく、該入力節点におけ
る該第１トランジスタを時間的に駆動する設定制御電圧
にも応答する、電圧制御回路。（ｅ）該出力節点に結合し、また該第１トランジスタよ
り事前にＯＮに反転する該入力節点における該電圧にも
応答する、第２トランジスタ。１４．前第１３項に述べた回路において、該第２トラン
ジスタは該第１トランジスタよりも大きい幅を持つ。１５．前第１３項で述べた回路において、該第１及び第
２トランジスタは共にＮチャンネルである。１６．前第１３項で述べた回路において、該１及び第２
トランジスタが共にＰチャンネルである。１７．前第１４項で述べた回路において、該第１及び第
２トランジスタが共にＰチャンネルである。１８．前第１４項で述べた回路において、該第１及び第
２トランジスタが共にＮチャンネルである。１９．出力トランジスタからの電流における急激な変化
が原因となる誘導性スパイク状電圧を低減する方法にお
いて、次の段階から成る。（ａ）入力電圧信号を受信すべき入力節点を具備する。（ｂ）出力節点を具備する。（ｃ）該出力節点に結合する第１のトランジスタを具備
する。（ｄ）該入力節点において設定電圧を受ける。（ｅ）該入力節点と該第１トランジスタの間に接続され
、更に該第１トランジスタの電流の時間に関する変化率
が定常であることを具備すべく、さらに該入力節点にお
ける該第１トランジスタを時間的に駆動する制御電圧に
対する該設定電圧にも応答する、電圧制御回路を制御す
る。そして、（ｆ）該第１トランジスタより事前にＯＮに反転するべ
く、該入力節点において該電圧に応答する該第１トラン
ジスタと並列に該出力節点に結合した第２のトランジス
タを具備する。２０．出力トランジスタによる電流の急峻な変化に原因
する誘導性スパイク状電圧を減少する手段は、次のステ
ップから成る。（ａ）入力電圧信号を受信する入力節点を具備する。（ｂ）出力節点を具備する。（ｃ）該出力節点に結合する第１トランジスタを具備す
る。（ｄ）該出力節点において設定電圧を受ける。（ｅ）該入力節点と該第１トランジスタの間に接続され
、さらに該第１トランジスタの電流の時間に関する変化
率が一定であることを具備すべく、さらに該入力節点に
おける該第１トランジスタを時間的に駆動する制御電圧
に対する該設定電圧に応答する電圧制御回路を制御する
ことを具備する。そして（ｆ）該出力節点に結合し、さらに該第１トランジスタ
の事前にＯＮに反転する該入力電圧に反応する第２トラ
ンジスタを具備する。

【図面の簡単な説明】

【図１】本発明の好適な実施例の回路図である。

【図２】係属中の出願に係わる従来回路と本発明の新回
路についての、出力及びアースの電圧対時間関係を示す
グラフである。

【符号の説明】

Ａ　　入力Ｙ　　出力

Claims

【特許請求の範囲】

【請求項１】　　（ａ）入力電圧信号を受信する入力節
点と、（ｂ）出力節点と、（ｃ）出力節点に接続された第１のトランジスタと、（
ｄ）入力節点と第１のトランジスタ間に接続され、入力
節点における所定の電圧に応答して、第１のトランジス
タを駆動する電流を時間に対して制御し、第１のトラン
ジスタ中に時間に対して一定変化率の電流を通ずる電圧
制御回路と、（ｅ）出力節点に接続され、入力節点における所定の電
圧に応答して、第１のトランジスタに先行してオンに反
転する第２のトランジスタとから成る定値ｄｉ／ｄｔバ
ッファ回路。