JPH04230044A - 集積回路パッケージの製造方法、集積回路アセンブリおよびバイアの形成方法 - Google Patents
集積回路パッケージの製造方法、集積回路アセンブリおよびバイアの形成方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は集積回路パッケージに関
し、より詳細には、フレキシブル基板上へ集積回路チッ
プをマウントした後、このフレキシブル基板をキャリア
上へのマウントすることに関する。 【０００２】 【従来の技術】集積回路デバイスのパッケージにおける
問題の一つは、様々なパッケージ・レベルにおいてデバ
イスが試験可能であることである。最初のレベルのパッ
ケージにおいて集積回路（ＩＣ）チップは、モジュール
に電気的に接続する配線パターンを有する基板にマウン
トされる。このモジュールは導電性通路またはピンを有
し、これらは基板配線パターンを２番目のレベルのパッ
ケージまたはキャリアへ電気的に接続している。この２
番目のレベルのキャリアには多数のモジュールを取付け
ることができる。不完全な製造によって起こるチップ不
良や動作不良があるため、一般にはこれらのＩＣチップ
の歩留りは１００％に達し得ない。ＩＣデバイスを基板
にマウントするかまたはモジュールと接続した後に、こ
れらを試験し、等級付けし、マークすることは、よく知
られている。欠陥のあるチップをモジュールに取付ける
ことは、時間と材料の無駄である。これと同様に、潜在
的に欠陥のあるモジュールを２番目のレベルのキャリア
に取付けると、そのキャリアが欠陥あるとみなされる機
会が大いに増える。このキャリアには多数のモジュール
がマウントされるので、もしＩＣデバイスまたはモジュ
ールの試験に先立ってこれら全てのモジュールがキャリ
ア上にマウントされれば、潜在的に多くの不合格品がこ
のパッケージング・レベルで生じるであろう。ＩＣデバ
イスがモジュールの取付けに先立って試験される場合で
さえ、このＩＣをモジュールに連結する時に様々な欠陥
または不適正な接続が起こり得る。歴史的にみると、自
動化された環境においてモジュール取付け後のテストを
行うことには、固有の取扱い上の問題があった。すなわ
ち、適当な方向にモジュール・パッケージを保持するこ
とは容易なことではなく、またむき出しのピンが自動化
装置によって損害を受けやすいからである。 【０００３】（先行技術）下側にＩ／Ｏ端子を有する集
積回路を、導体パターンのファンアウトをもつ薄いポリ
イミドのフレキシブル・デカルへはんだ付けすることは
、ＭｃＢｒｉｄｅ，”Ｍｕｌｔｉｆｕｎｃｔｉｏｎ
Ｐｌｕｇ ｆｏｒ ＩＣ Ｐａｃｋａｇｅ”，Ｉ
ＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ，Ｖｏｌ．２１，Ｆｅｂｒｕａｒ
ｙ １９７９，ページ３５９４−３５９５に示されて
いる。このデカルは次にキャリア基板にマウントされる
。しかしながら、このパッケージ中間レベルでの自動化
試験は可能ではない。これは、デカルがフレキシブルな
性質を有し、最終組み立てに先立ち試験プローブを支持
する構造体を有しないことによる。 【０００４】或る先行技術では、パッケージングに先立
ってＩＣモジュールを予備試験するため、ＩＣダイを単
層金属フォイル・テープへマウントするようにしている
。適当な位置にモールドされた一時的な絶縁キャリアが
、試験プローブと接触するフォイル・リードの固定スペ
ースのための支持を与えることによって、ＩＣダイの予
備試験を補助するのに用いられる。予備試験の後に、こ
の絶縁キャリアをテープ端の穴開き部分と共にトリム・
オフすることにより、試験されモールドされたパッケー
ジを残すようにする。このパッケージは次にモジュール
またはプリント回路基板にボンドされる。この解決法が
利用できるのは、ＩＣデバイスからのリード線がダイか
ら外側に放射状に広がってガル・ウイング形状のパッケ
ージ・マウントを形成する場合に限られる。この型のパ
ッケージの周囲面は限られているため、この型のパッケ
ージによって支持することのできるＩ／Ｏ線の数には、
固有の制限が存在する。 【０００５】今日においては、機能が飛躍的に増加した
半導体デバイスをサポートするために、より多くのＩ／
Ｏ線が要求されており、従って最初のレベルのパッケー
ジ内で電気的な相互接続を行うという問題が重要になっ
てきている。このＩ／Ｏ能力が制限されるという問題を
解決する試みとして、所謂Ｃ−４（ｃｏｎｔｒｏｌｌｅ
ｄ ｃｏｌｌａｐｓｅ ｃｈｉｐ ｃｏｎｎｅｃ
ｔｉｏｎ）技術を用いる集積回路チップは、これらのよ
り機能が大きいチップのために増加されたＩ／Ｏ能力を
与える。このＣ−４技術は、Ｌ．Ｆ．Ｍｉｌｌｅｒ，”
Ｃｏｎｔｒｏｌｌｉｎｇ Ｃｏｌｌａｐｓｅ Ｒｅ
ｆｌｏｗ Ｃｈｉｐ Ｊｏｉｎｉｎｇ”，ＩＢＭＪ
ｏｕｒｎａｌ ｏｆ Ｒｅｓｅａｒｃｈ ａｎｄ
Ｄｅｖｅｌｏｐｍｅｎｔ，Ｖｏｌ．１３（１９６９
），ページ２３９−２５０，Ｌ．Ｓ．Ｇｏｌｄｍａｎｎ
，”Ｇｅｏｍｅｔｒｉｃ Ｏｐｔｉｍｉｚａｔｉｏｎ
ｏｆ Ｃｏｎｔｒｏｌｌｅｄ Ｃｏｌｌａｐｓ
ｅ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎｓ”，ＩＢＭ
Ｊｏｕｒｎａｌ ｏｆ Ｒｅｓｅａｒｃｈ ａ
ｎｄ Ｄｅｖｅｌｏｐｍｅｎｔ，Ｖｏｌ．１３（１９
６９），ページ２５１−２６５，およびＫ．Ｃ．Ｎｏｒ
ｒｉｓｅｔ ａｌ，”Ｒｅｌｉａｂｉｌｉｔｙ ｏ
ｆ Ｃｏｎｔｒｏｌｌｅｄ Ｃｏｌｌａｐｓｅ
Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎｓ”，ＩＢＭ Ｊｏ
ｕｒｎａｌｏｆ Ｒｅｓｅａｒｃｈ ａｎｄ Ｄ
ｅｖｅｌｏｐｍｅｎｔ Ｖｏｌ．１３（１９６９）ペ
ージ２６６−２７１，により完全に述べられている。 【０００６】このＣ−４技術は、高いＩ／Ｏ密度が要求
されないような環境においても同様に用いられている。 メモリー・デバイスのような低いＩ／Ｏ密度の要求また
はロジック・デバイスのような高いＩ／Ｏ密度の要求の
いずれかをもつ集積回路のために一様なパッケージング
技術を供給するという要請に応じて、高密度Ｉ／Ｏ要求
のないメモリー・チップをパッケージするのにＣ−４技
術が用いられるようになった。 【０００７】しかし、高度に自動化された環境において
Ｃ−４デバイスを試験し、等級付けし、取り扱うという
フレキシブルな手順はまだ開発されていない。従って、
従前のＩＣパッケージによって支持可能な信号線を増加
させることによってＩ／Ｏピン数の問題を解決するにあ
たり、Ｃ−４集積回路は、自動化された製造環境におい
て、次のレベルのキャリアにおいてパッケージされる前
に予備試験ができないという新たな問題を惹起する。 【０００８】集積回路チップは、チップとキャリアの間
の熱的ミスマッチが過度のストレスを生じないように、
フレキシブル・フィルム上にマウントすることができる
。このことはＪｏｓｈｉその他”Ｃｉｒｃｕｉｔ Ｍ
ｏｄｕｌｅ Ｐａｃｋａｇｉｎｇ”，ＩＢＭ Ｔｅ
ｃｈｎｉｃａｌ ＤｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔ
ｉｎ，Ｖｏｌ．２５，Ｊｕｌｙ １９８２，ページ５
５８およびＭｃＢｒｉｄｅ，Ｄ．Ｇ．”Ｍｕｌｔｉｌａ
ｙｅｒ Ｆｌｅｘｉｂｌｅ Ｆｉｌｍ Ｍｏｄｕ
ｌｅ”，ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌ
ｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ，Ｖｏｌ ２６，Ｍ
ａｙ １９８４，ページ６６３７に記述されている。 この手順では通常の金属化基板へ多層フレキシブル構造
をマウントすることを考慮しており、Ｉ／Ｏピンはフレ
キシブル・フィルムの全ての層を通ってモジュールの外
側に抜けるように配設されている。さらにＭｃＢｒｉｄ
ｅはフレキシブル・フィルムの各々の層は、スタックさ
れたモジュールでのそれらの相互接続の前に試験可能で
あることを述べている。この手順は適当な放熱を行うた
めにセラミック基板を必要とするが、組み立て前の個々
の層の試験を許容するにすぎない。通常のＩ／Ｏピンは
、多層フレキシブル材料を通して次のレベルのキャリア
へ取付けられているので、前に説明したピン欠陥に関す
る問題を避けることができない。 【０００９】基板として多層のフレキシブル材料を使う
ことによる別の問題は、個別の各基板層におけるバイア
の適切な整列である。Ｃ−４集積回路チップ、特にメモ
リ・デバイスと対照的なロジック・デバイスのＩ／Ｏ密
度が増加すると、対応する密度増加がチップ・パッドと
多層フレキシブル材料の接触点で起きなければならない
。これらの接触点は多層材料の隣接層を通して延在しう
るから、隣接層間でクリチカルな整列手順を必要とする
。これは適切な整列を達成するために高度の公差が必要
であるということによる。 【００１０】 【発明が解決しようとする課題】従って、本発明の目的
は、集積回路デバイスのパッケージングを改良すること
にある。本発明の他の目的は、集積回路パッケージの試
験を簡単にすることにある。本発明の他の目的は、Ｃ−
４集積回路デバイスをより簡単に試験することにある。 本発明の他の目的は、自動化製造環境における取扱いを
簡単にするために集積回路デバイスのパッケージングを
改良することにある。本発明の他の目的は、フレキシブ
ル基板に高密度のバイアを設けることにある。 【００１１】 【課題を解決するための手段】本発明は試験前に、ＩＣ
デバイスをフレキシブル基板上にパッケージすることに
より先行技術に係る前述の問題を取り除く。このフレキ
シブル基板パッケージは、特にＣ−４取付け構造をもつ
メモリー・チップについて、取り扱いと試験を容易にす
るべく形作られている。周囲の配線はパッケージの上面
から試験するのを容易にしている。良品のチップは、チ
ップ・フットプリント領域をほとんど増加させないで切
り取られ、そして２番目のレベルのキャリアへマウント
することができる。なぜならば、最終的な接続はフレキ
シブル・キャリア上のバイアを通して行われるからであ
る。 【００１２】この発明は、多層フレキシブル基板を用い
、その上に集積回路チップを取付けるようにしている。 これらのチップからのＩ／Ｏ接続はダイ面から外側に放
射状には広がらず、むしろ底面から広がる。チップのフ
ットプリント領域を最小にするために、底面を利用する
ことが望ましい。このフットプリント領域は次のレベル
のパッケージにマウントされたときには使い尽くされて
しまうものだからである。各Ｉ／Ｏ信号ポートからの電
気信号通路はチップがマウントされている基板層を通り
抜けており、かくしてフレキシブル基板の底面（ＩＣチ
ップ・マウントの反対側）において全てのＩ／Ｏポート
の電気的接触を与えている。しかし、一旦ＩＣチップが
基板上にマウントされると、試験のためにＩ／Ｏ信号線
にアクセスすることはできないであろうから、各Ｉ／Ｏ
線は同時にＩＣフットプリント領域からアクセス可能な
基板上の領域に至るように外側へ伸ばされる。 【００１３】集積回路チップはフレキシブル基板のシー
ト、リールまたはロールの上にマウントされるので、基
板の縁に沿ってスプロケット穴があるような実施例では
、このマウンティングは高度に自動化された態様で行う
ことができる。さらに各Ｉ／Ｏ線はマウンティング後も
アクセス可能であるので、ＩＣチップを最終的にキャリ
アへマウントするに先だってかかるＩＣチップを試験す
ることができる。この予備テスト・プロセスは、Ｃ−４
パッケージされたメモリ集積回路について使用されるの
が普通であるが、このプロセスは、アレイＩ／Ｏフリッ
プ・チップ構成を含むような任意の集積回路デバイスに
も適用可能である。 【００１４】一旦試験がされると、ＩＣチップと該ＩＣ
チップがマウントされている基板は基板材料のロールか
ら切り取られる。この切り取りプロセスにおいては、チ
ップのフットプリントよりわずかに大きい領域が、フレ
キシブル基板から切断される。この切り取られ予備試験
されたパッケージ（ＩＣチップとフレキシブル基板の両
方を含む）は、次にリフローはんだ付けまたは直接ボン
ディングのいずれかによって最終キャリア上に直接マウ
ントすることができる。このリフローはんだ付けプロセ
スは、特願平２−１１５３１１号明細書に記述されてい
る。この特許出願は、電気的に接続されるべき導電領域
を正確に整列させなくとも、前もって選択された位置間
で所望の電気的相互接続を行わしめる方法を開示する。 【００１５】さらに、フレキシブル基板を製造するため
のプロセスが述べられている。このプロセスは、薄くフ
レキシブルな有機材料／金属基板における電気的に絶縁
されたバイアとスルー・ホールの回路化を行うための方
法を与える。唯一要求される精度は最初のバイアの形成
プロセス（パンチング、ドリリング、アブレーション）
におけるそれのみである。コーティングおよびエバキュ
エーション・プロセスによるこれらの穴の電気的な絶縁
は、穴の位置に敏感ではない。誘電性の材料で満たされ
た開口穴を開けるために、後でパンチング、ドリリング
またはアブレーションが要求されることはないから、複
数の穴位置を密にすることができる。このプロセスは同
様にバッチ・プロセスよりも低コストな製造ができる材
料のロール・プロセスと適合しやすい。 【００１６】 【実施例】多層基板を製造するプロセスがまず最初に述
べられる。このプロセスは多層基板上にマウントされる
べき高密度のＩ／Ｏデバイスを支持する場合に、特に望
ましい。しかしこのプロセスはここで開示されている低
密度のＩ／Ｏメモリ・チップ・パッケージング方法を支
持するためにも有用である。 【００１７】図１に示されているように、有機材料／金
属／有機材料積層板８０は、金属コア８２を有し、該コ
アのそれぞれの面はポリイミド（ＰＩ）やエポキシのよ
うな有機材料９０でコートされている。金属コア８２は
任意の数の金属または金属積層板から構成される。金属
コア８２はそこへ取付けられるべき集積回路とできるだ
け近い熱的マッチング特性であるべきである。好ましい
実施例では、この熱的マッチング特性は、銅／アンバー
／銅から成る金属コア８２によって達成される。図２は
この積層板８０に穴がパンチされまたはレーザ・ドリル
加工された後の結果を示している。その穴は基板の両表
面間の電気的な内部接続のためのバイア８４として作用
する。次に液体ポリイミドを満たすための貯蔵所を作り
出すために、図２の積層板８０を化学的な溶液でエッチ
ングすることにより各バイア８４において少量の金属コ
ア材料８２を取り除き、かくて図３に示すような貯蔵所
８６を作る。何回化学エッチングが行われるかは、取り
除くべきコア・メタルに依存する。銅コア積層板につい
ては、塩酸、塩化第二銅または塩化第二鉄の溶液ならび
に過硫酸塩または過酸化物／硫酸の溶液が効果的である
。エッチング・レートは溶液濃度、温度および撹拌を通
して調節することができる。 【００１８】この時点において積層コア内の露出した金
属８８を電気めっきして、コア金属と（貯蔵所８６を満
たすために使用される）有機材料との間に拡散隔膜を与
えるようにしてもよい。最初の積層板８０の硬化された
有機材料９０と、貯蔵所に適用されるべき未硬化ポリイ
ミド９２との間の密着性を増すためには次のようにする
。すなわち、硬化された積層板の表面を、文献ＩＢＭ
Ｒｅｓｅａｒｃｈ Ｄｉｒｅｃｔｏｒｙ， Ｍａ
ｙ １９８９，Ｎｏ．２８９，Ｉｔｅｍ ２８９５
７に述べられているような基本（塩基性）溶液で処理す
る。この溶液は露出した有機材料９０の表面９４を加水
分解し、後で適用されるポリイミド溶液におけるポリア
ミック酸（ｐｏｌｙａｍｉｃ ａｃｉｄ）と化学反応
するようなカルボン酸群を生じる。 【００１９】加水分解されたポリイミドの再イミダイゼ
ーション（ｒｅｉｍｉｄｉｚａｔｉｏｎ）を避けるため
にイオン消失水（純水）でゆすいで低温で乾燥させた後
は、積層板はバイア穴が溶液で浸透され満たされるよう
に未硬化ポリイミド溶液（例えばＤｕｐｏｎｔ社の商品
ＰＩ２５４５）でコートされる。ゴム・ローラまたはド
クタ・ブレードは、積層板の両表面上にポリイミドの重
い固まりを残さないでポリイミドをバイア穴に押しやる
という点で、この用途に有効である。穴の良好なコーテ
ィングを確実にするため、及び基板の両表面から過剰な
ポリイミドを除去するために、一連のゴム・ローラまた
はドクタ・ブレードが要求されることがある。好ましい
実施例では、積層板は次に真空または圧縮ガス域に渡さ
れ、各バイア穴からポリイミド材料を除くようにされる
。この真空またはガス圧力は開口バイアを確保しつつ過
剰なポリイミドを取り除くように調節されるべきである
。 【００２０】ポリイミド溶液は通常、溶媒を含んでいる
ので、製造業者の（ポリイミド材料に関する）勧めに従
って基板を乾燥しなければならない。追加のコーティン
グ及び乾燥作業を用いると、バイア８４におけるポリイ
ミド層９２の厚みを増すことができる。 【００２１】一旦望ましい乾燥したポリイミド層９２が
基板内の貯蔵所８６に形成されると、高温の段階的ベー
クを通して、ポリイミドのポリイミック酸は完全にイミ
ダイズされた（ｉｍｉｄｉｚｅｄ）ポリイミドに変換さ
れる。好ましい実施例では、このベークは４つの異なっ
た温度サイクルを通して進行する。最初のベークは８５
度Ｃで３０分間行われる。第２段階のベークは１５０度
Ｃでさらに３０分間行う。第３段階のベークは、窒素雰
囲気中において、２３０度Ｃで３０ないし４５分間行う
。最後の第４段階のベークは、窒素ガスまたはフォーミ
ング・ガス雰囲気中において、４００度Ｃで３０ないし
６０分間行う。 【００２２】前述のプロセスは結果として図４に示され
るようにポリイミド９２と積層板８０の間に良好な密着
性を与える。 【００２３】もし他のバイアまたは他の位置でメタル・
コアに電気的に接触することが望まれるなら、前述の高
温ベークが完了した後、金属を露出させるために第２の
パンチングまたはレーザ・ドリリング作業が使用される
。代替的な実施例では、アブレーション・プロセス（機
械的なもの、化学的なもの、レーザによるもの）は、金
属コア・グラウンド・プレーン９６を露出するため基板
の片面にあるポリイミドだけを除去することができた。 【００２４】基板の回路化はプリント配線基板の製造に
共通する通常のめっき、慣用のプレーティング、フォト
イメージング及びエッチング技術によって達成される。 完成した回路カードは図５に示されるような構成を有し
、電気絶縁されたバイアおよびグラウンド・プレーン・
バイアの両方を通して金属９８が配設される。 【００２５】図６は２つの信号層７２及び１つのパワー
・プレーン７０から構成されるフレキシブル基板６４を
示している。周知のように、フレキシブル基板にはその
縁にスプロケット穴（図示せず）を設けることができる
。これらは基板をアセンブリ・プロセス位置に移動して
位置決めするためのものである。この基板は接点パッド
６８と同じようにバイア６６を通してめっきされる。 前述の基板製造プロセスが用いられる場合には、結果と
して生じる基板６４の厚さは約０．０１３ないし０．０
１８ｃｍであるのが一般的である。ここに記述されてい
るパッケージングは本明細書に開示されている基板製造
プロセスに限られず、あらゆるフレキシブル基板に適用
できる。めっきされたスルー・バイア６６は、Ｃ−４は
んだボールと同じようなパターンで基板上に設置される
。好ましい実施例では、これらのＣ−４はんだボールは
約０．０２５インチの中心高さである。バイア６６はは
んだで満たされるか、あるいは導電ポリマあるいは金属
充填ポリマのような導電ペーストで満たされる。 【０
０２６】チップ６０は基板６４上に置かれ、Ｃ−４はん
だボール６２は充填されたバイア６６にはんだ付けされ
る。チップ６０へのＩ／Ｏ（入出力）の全てはこれに連
結する上面接点６８に接続しているため、チップの各Ｉ
／Ｏピンは基板６４のチップ面（上面）から取付けられ
た後に試験できる。 【００２７】図７は試験のために露出されたＩ／Ｏ接点
パッド６８をもつキャリア６４に取付けられたチップ６
０を示している。これはメモリ・チップについては特に
具合が良い。なぜならばメモリ・チップのＩ／Ｏ線は数
が少なく、またより大きい機能パッケージへ組み込む前
に試験及びバーンインを行う必要があるからである。試
験の後はストリップ基板６４は切り取られた良好なチッ
プを有する。良好なチップの良好度は１００，７５また
は５０パーセントにすることができる。導電材料を満た
されたバイア６６は基板６４を貫通しているから、キャ
リア７８へのｚ軸アタッチメントのためにチップＩ／Ｏ
の全てが裏面で利用可能であり、かくてキャリア７８を
用いて機能的なメモリを生産するように多数の良好なチ
ップをアセンブルすることができる。 【００２８】キャリア７８はチップを直接に取付けるこ
とを許すものであればどんな基板でもよい。図９ははん
だパッド７９をもつキャリア７８を示している。これら
のはんだパッド７９には、はんだが付けられており、好
ましい実施例では、チップを基板７６に取付けるのに用
いられるはんだよりも融点が低いものが良い。今やチッ
プ・パッケージ７４は基板７６上のパッドがキャリア７
８上のそれらと整列するように位置決めされる。チップ
・パッケージ７４とキャリア７８の組み合わせは、チッ
プ・パッケージ７４をキャリア７８に最終的に取付ける
ためにリフローされる。結果として生じる図１０の導電
通路はバイア６６を通してＣ−４はんだボール６２から
はんだパッド７９に伸びている。 【００２９】図９に示すようなチップ・パッケージ７４
をキャリア７８へ最終的に取付けるためのリフロー・プ
ロセスまたは直接ボンディングは、アセンブリを完了す
るために用いられている。ある実施例では、このリフロ
ー手順は前に引用した特願平２−１１５３１１号明細書
に述べられているようなはんだストリップを利用してい
る。代替的な実施例では、パッド７９は導電性接着剤を
付与され、これによりチップ／キャリア７４への取付け
が可能にされる。 【００３０】 【発明の効果】以上詳述したように、本発明によれば、
集積回路デバイス・パッケージが改良され、さらに集積
回路パッケージの試験が簡単にされ、さらにＣ−４集積
回路デバイスがより簡単に試験され、さらに自動化製造
環境における取扱いを簡単にするために集積回路デバイ
ス・パッケージが改良され、フレキシブル基板の高密度
のバイアに融通性が与えられるようになる。
し、より詳細には、フレキシブル基板上へ集積回路チッ
プをマウントした後、このフレキシブル基板をキャリア
上へのマウントすることに関する。 【０００２】 【従来の技術】集積回路デバイスのパッケージにおける
問題の一つは、様々なパッケージ・レベルにおいてデバ
イスが試験可能であることである。最初のレベルのパッ
ケージにおいて集積回路（ＩＣ）チップは、モジュール
に電気的に接続する配線パターンを有する基板にマウン
トされる。このモジュールは導電性通路またはピンを有
し、これらは基板配線パターンを２番目のレベルのパッ
ケージまたはキャリアへ電気的に接続している。この２
番目のレベルのキャリアには多数のモジュールを取付け
ることができる。不完全な製造によって起こるチップ不
良や動作不良があるため、一般にはこれらのＩＣチップ
の歩留りは１００％に達し得ない。ＩＣデバイスを基板
にマウントするかまたはモジュールと接続した後に、こ
れらを試験し、等級付けし、マークすることは、よく知
られている。欠陥のあるチップをモジュールに取付ける
ことは、時間と材料の無駄である。これと同様に、潜在
的に欠陥のあるモジュールを２番目のレベルのキャリア
に取付けると、そのキャリアが欠陥あるとみなされる機
会が大いに増える。このキャリアには多数のモジュール
がマウントされるので、もしＩＣデバイスまたはモジュ
ールの試験に先立ってこれら全てのモジュールがキャリ
ア上にマウントされれば、潜在的に多くの不合格品がこ
のパッケージング・レベルで生じるであろう。ＩＣデバ
イスがモジュールの取付けに先立って試験される場合で
さえ、このＩＣをモジュールに連結する時に様々な欠陥
または不適正な接続が起こり得る。歴史的にみると、自
動化された環境においてモジュール取付け後のテストを
行うことには、固有の取扱い上の問題があった。すなわ
ち、適当な方向にモジュール・パッケージを保持するこ
とは容易なことではなく、またむき出しのピンが自動化
装置によって損害を受けやすいからである。 【０００３】（先行技術）下側にＩ／Ｏ端子を有する集
積回路を、導体パターンのファンアウトをもつ薄いポリ
イミドのフレキシブル・デカルへはんだ付けすることは
、ＭｃＢｒｉｄｅ，”Ｍｕｌｔｉｆｕｎｃｔｉｏｎ
Ｐｌｕｇ ｆｏｒ ＩＣ Ｐａｃｋａｇｅ”，Ｉ
ＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ，Ｖｏｌ．２１，Ｆｅｂｒｕａｒ
ｙ １９７９，ページ３５９４−３５９５に示されて
いる。このデカルは次にキャリア基板にマウントされる
。しかしながら、このパッケージ中間レベルでの自動化
試験は可能ではない。これは、デカルがフレキシブルな
性質を有し、最終組み立てに先立ち試験プローブを支持
する構造体を有しないことによる。 【０００４】或る先行技術では、パッケージングに先立
ってＩＣモジュールを予備試験するため、ＩＣダイを単
層金属フォイル・テープへマウントするようにしている
。適当な位置にモールドされた一時的な絶縁キャリアが
、試験プローブと接触するフォイル・リードの固定スペ
ースのための支持を与えることによって、ＩＣダイの予
備試験を補助するのに用いられる。予備試験の後に、こ
の絶縁キャリアをテープ端の穴開き部分と共にトリム・
オフすることにより、試験されモールドされたパッケー
ジを残すようにする。このパッケージは次にモジュール
またはプリント回路基板にボンドされる。この解決法が
利用できるのは、ＩＣデバイスからのリード線がダイか
ら外側に放射状に広がってガル・ウイング形状のパッケ
ージ・マウントを形成する場合に限られる。この型のパ
ッケージの周囲面は限られているため、この型のパッケ
ージによって支持することのできるＩ／Ｏ線の数には、
固有の制限が存在する。 【０００５】今日においては、機能が飛躍的に増加した
半導体デバイスをサポートするために、より多くのＩ／
Ｏ線が要求されており、従って最初のレベルのパッケー
ジ内で電気的な相互接続を行うという問題が重要になっ
てきている。このＩ／Ｏ能力が制限されるという問題を
解決する試みとして、所謂Ｃ−４（ｃｏｎｔｒｏｌｌｅ
ｄ ｃｏｌｌａｐｓｅ ｃｈｉｐ ｃｏｎｎｅｃ
ｔｉｏｎ）技術を用いる集積回路チップは、これらのよ
り機能が大きいチップのために増加されたＩ／Ｏ能力を
与える。このＣ−４技術は、Ｌ．Ｆ．Ｍｉｌｌｅｒ，”
Ｃｏｎｔｒｏｌｌｉｎｇ Ｃｏｌｌａｐｓｅ Ｒｅ
ｆｌｏｗ Ｃｈｉｐ Ｊｏｉｎｉｎｇ”，ＩＢＭＪ
ｏｕｒｎａｌ ｏｆ Ｒｅｓｅａｒｃｈ ａｎｄ
Ｄｅｖｅｌｏｐｍｅｎｔ，Ｖｏｌ．１３（１９６９
），ページ２３９−２５０，Ｌ．Ｓ．Ｇｏｌｄｍａｎｎ
，”Ｇｅｏｍｅｔｒｉｃ Ｏｐｔｉｍｉｚａｔｉｏｎ
ｏｆ Ｃｏｎｔｒｏｌｌｅｄ Ｃｏｌｌａｐｓ
ｅ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎｓ”，ＩＢＭ
Ｊｏｕｒｎａｌ ｏｆ Ｒｅｓｅａｒｃｈ ａ
ｎｄ Ｄｅｖｅｌｏｐｍｅｎｔ，Ｖｏｌ．１３（１９
６９），ページ２５１−２６５，およびＫ．Ｃ．Ｎｏｒ
ｒｉｓｅｔ ａｌ，”Ｒｅｌｉａｂｉｌｉｔｙ ｏ
ｆ Ｃｏｎｔｒｏｌｌｅｄ Ｃｏｌｌａｐｓｅ
Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎｓ”，ＩＢＭ Ｊｏ
ｕｒｎａｌｏｆ Ｒｅｓｅａｒｃｈ ａｎｄ Ｄ
ｅｖｅｌｏｐｍｅｎｔ Ｖｏｌ．１３（１９６９）ペ
ージ２６６−２７１，により完全に述べられている。 【０００６】このＣ−４技術は、高いＩ／Ｏ密度が要求
されないような環境においても同様に用いられている。 メモリー・デバイスのような低いＩ／Ｏ密度の要求また
はロジック・デバイスのような高いＩ／Ｏ密度の要求の
いずれかをもつ集積回路のために一様なパッケージング
技術を供給するという要請に応じて、高密度Ｉ／Ｏ要求
のないメモリー・チップをパッケージするのにＣ−４技
術が用いられるようになった。 【０００７】しかし、高度に自動化された環境において
Ｃ−４デバイスを試験し、等級付けし、取り扱うという
フレキシブルな手順はまだ開発されていない。従って、
従前のＩＣパッケージによって支持可能な信号線を増加
させることによってＩ／Ｏピン数の問題を解決するにあ
たり、Ｃ−４集積回路は、自動化された製造環境におい
て、次のレベルのキャリアにおいてパッケージされる前
に予備試験ができないという新たな問題を惹起する。 【０００８】集積回路チップは、チップとキャリアの間
の熱的ミスマッチが過度のストレスを生じないように、
フレキシブル・フィルム上にマウントすることができる
。このことはＪｏｓｈｉその他”Ｃｉｒｃｕｉｔ Ｍ
ｏｄｕｌｅ Ｐａｃｋａｇｉｎｇ”，ＩＢＭ Ｔｅ
ｃｈｎｉｃａｌ ＤｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔ
ｉｎ，Ｖｏｌ．２５，Ｊｕｌｙ １９８２，ページ５
５８およびＭｃＢｒｉｄｅ，Ｄ．Ｇ．”Ｍｕｌｔｉｌａ
ｙｅｒ Ｆｌｅｘｉｂｌｅ Ｆｉｌｍ Ｍｏｄｕ
ｌｅ”，ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌ
ｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ，Ｖｏｌ ２６，Ｍ
ａｙ １９８４，ページ６６３７に記述されている。 この手順では通常の金属化基板へ多層フレキシブル構造
をマウントすることを考慮しており、Ｉ／Ｏピンはフレ
キシブル・フィルムの全ての層を通ってモジュールの外
側に抜けるように配設されている。さらにＭｃＢｒｉｄ
ｅはフレキシブル・フィルムの各々の層は、スタックさ
れたモジュールでのそれらの相互接続の前に試験可能で
あることを述べている。この手順は適当な放熱を行うた
めにセラミック基板を必要とするが、組み立て前の個々
の層の試験を許容するにすぎない。通常のＩ／Ｏピンは
、多層フレキシブル材料を通して次のレベルのキャリア
へ取付けられているので、前に説明したピン欠陥に関す
る問題を避けることができない。 【０００９】基板として多層のフレキシブル材料を使う
ことによる別の問題は、個別の各基板層におけるバイア
の適切な整列である。Ｃ−４集積回路チップ、特にメモ
リ・デバイスと対照的なロジック・デバイスのＩ／Ｏ密
度が増加すると、対応する密度増加がチップ・パッドと
多層フレキシブル材料の接触点で起きなければならない
。これらの接触点は多層材料の隣接層を通して延在しう
るから、隣接層間でクリチカルな整列手順を必要とする
。これは適切な整列を達成するために高度の公差が必要
であるということによる。 【００１０】 【発明が解決しようとする課題】従って、本発明の目的
は、集積回路デバイスのパッケージングを改良すること
にある。本発明の他の目的は、集積回路パッケージの試
験を簡単にすることにある。本発明の他の目的は、Ｃ−
４集積回路デバイスをより簡単に試験することにある。 本発明の他の目的は、自動化製造環境における取扱いを
簡単にするために集積回路デバイスのパッケージングを
改良することにある。本発明の他の目的は、フレキシブ
ル基板に高密度のバイアを設けることにある。 【００１１】 【課題を解決するための手段】本発明は試験前に、ＩＣ
デバイスをフレキシブル基板上にパッケージすることに
より先行技術に係る前述の問題を取り除く。このフレキ
シブル基板パッケージは、特にＣ−４取付け構造をもつ
メモリー・チップについて、取り扱いと試験を容易にす
るべく形作られている。周囲の配線はパッケージの上面
から試験するのを容易にしている。良品のチップは、チ
ップ・フットプリント領域をほとんど増加させないで切
り取られ、そして２番目のレベルのキャリアへマウント
することができる。なぜならば、最終的な接続はフレキ
シブル・キャリア上のバイアを通して行われるからであ
る。 【００１２】この発明は、多層フレキシブル基板を用い
、その上に集積回路チップを取付けるようにしている。 これらのチップからのＩ／Ｏ接続はダイ面から外側に放
射状には広がらず、むしろ底面から広がる。チップのフ
ットプリント領域を最小にするために、底面を利用する
ことが望ましい。このフットプリント領域は次のレベル
のパッケージにマウントされたときには使い尽くされて
しまうものだからである。各Ｉ／Ｏ信号ポートからの電
気信号通路はチップがマウントされている基板層を通り
抜けており、かくしてフレキシブル基板の底面（ＩＣチ
ップ・マウントの反対側）において全てのＩ／Ｏポート
の電気的接触を与えている。しかし、一旦ＩＣチップが
基板上にマウントされると、試験のためにＩ／Ｏ信号線
にアクセスすることはできないであろうから、各Ｉ／Ｏ
線は同時にＩＣフットプリント領域からアクセス可能な
基板上の領域に至るように外側へ伸ばされる。 【００１３】集積回路チップはフレキシブル基板のシー
ト、リールまたはロールの上にマウントされるので、基
板の縁に沿ってスプロケット穴があるような実施例では
、このマウンティングは高度に自動化された態様で行う
ことができる。さらに各Ｉ／Ｏ線はマウンティング後も
アクセス可能であるので、ＩＣチップを最終的にキャリ
アへマウントするに先だってかかるＩＣチップを試験す
ることができる。この予備テスト・プロセスは、Ｃ−４
パッケージされたメモリ集積回路について使用されるの
が普通であるが、このプロセスは、アレイＩ／Ｏフリッ
プ・チップ構成を含むような任意の集積回路デバイスに
も適用可能である。 【００１４】一旦試験がされると、ＩＣチップと該ＩＣ
チップがマウントされている基板は基板材料のロールか
ら切り取られる。この切り取りプロセスにおいては、チ
ップのフットプリントよりわずかに大きい領域が、フレ
キシブル基板から切断される。この切り取られ予備試験
されたパッケージ（ＩＣチップとフレキシブル基板の両
方を含む）は、次にリフローはんだ付けまたは直接ボン
ディングのいずれかによって最終キャリア上に直接マウ
ントすることができる。このリフローはんだ付けプロセ
スは、特願平２−１１５３１１号明細書に記述されてい
る。この特許出願は、電気的に接続されるべき導電領域
を正確に整列させなくとも、前もって選択された位置間
で所望の電気的相互接続を行わしめる方法を開示する。 【００１５】さらに、フレキシブル基板を製造するため
のプロセスが述べられている。このプロセスは、薄くフ
レキシブルな有機材料／金属基板における電気的に絶縁
されたバイアとスルー・ホールの回路化を行うための方
法を与える。唯一要求される精度は最初のバイアの形成
プロセス（パンチング、ドリリング、アブレーション）
におけるそれのみである。コーティングおよびエバキュ
エーション・プロセスによるこれらの穴の電気的な絶縁
は、穴の位置に敏感ではない。誘電性の材料で満たされ
た開口穴を開けるために、後でパンチング、ドリリング
またはアブレーションが要求されることはないから、複
数の穴位置を密にすることができる。このプロセスは同
様にバッチ・プロセスよりも低コストな製造ができる材
料のロール・プロセスと適合しやすい。 【００１６】 【実施例】多層基板を製造するプロセスがまず最初に述
べられる。このプロセスは多層基板上にマウントされる
べき高密度のＩ／Ｏデバイスを支持する場合に、特に望
ましい。しかしこのプロセスはここで開示されている低
密度のＩ／Ｏメモリ・チップ・パッケージング方法を支
持するためにも有用である。 【００１７】図１に示されているように、有機材料／金
属／有機材料積層板８０は、金属コア８２を有し、該コ
アのそれぞれの面はポリイミド（ＰＩ）やエポキシのよ
うな有機材料９０でコートされている。金属コア８２は
任意の数の金属または金属積層板から構成される。金属
コア８２はそこへ取付けられるべき集積回路とできるだ
け近い熱的マッチング特性であるべきである。好ましい
実施例では、この熱的マッチング特性は、銅／アンバー
／銅から成る金属コア８２によって達成される。図２は
この積層板８０に穴がパンチされまたはレーザ・ドリル
加工された後の結果を示している。その穴は基板の両表
面間の電気的な内部接続のためのバイア８４として作用
する。次に液体ポリイミドを満たすための貯蔵所を作り
出すために、図２の積層板８０を化学的な溶液でエッチ
ングすることにより各バイア８４において少量の金属コ
ア材料８２を取り除き、かくて図３に示すような貯蔵所
８６を作る。何回化学エッチングが行われるかは、取り
除くべきコア・メタルに依存する。銅コア積層板につい
ては、塩酸、塩化第二銅または塩化第二鉄の溶液ならび
に過硫酸塩または過酸化物／硫酸の溶液が効果的である
。エッチング・レートは溶液濃度、温度および撹拌を通
して調節することができる。 【００１８】この時点において積層コア内の露出した金
属８８を電気めっきして、コア金属と（貯蔵所８６を満
たすために使用される）有機材料との間に拡散隔膜を与
えるようにしてもよい。最初の積層板８０の硬化された
有機材料９０と、貯蔵所に適用されるべき未硬化ポリイ
ミド９２との間の密着性を増すためには次のようにする
。すなわち、硬化された積層板の表面を、文献ＩＢＭ
Ｒｅｓｅａｒｃｈ Ｄｉｒｅｃｔｏｒｙ， Ｍａ
ｙ １９８９，Ｎｏ．２８９，Ｉｔｅｍ ２８９５
７に述べられているような基本（塩基性）溶液で処理す
る。この溶液は露出した有機材料９０の表面９４を加水
分解し、後で適用されるポリイミド溶液におけるポリア
ミック酸（ｐｏｌｙａｍｉｃ ａｃｉｄ）と化学反応
するようなカルボン酸群を生じる。 【００１９】加水分解されたポリイミドの再イミダイゼ
ーション（ｒｅｉｍｉｄｉｚａｔｉｏｎ）を避けるため
にイオン消失水（純水）でゆすいで低温で乾燥させた後
は、積層板はバイア穴が溶液で浸透され満たされるよう
に未硬化ポリイミド溶液（例えばＤｕｐｏｎｔ社の商品
ＰＩ２５４５）でコートされる。ゴム・ローラまたはド
クタ・ブレードは、積層板の両表面上にポリイミドの重
い固まりを残さないでポリイミドをバイア穴に押しやる
という点で、この用途に有効である。穴の良好なコーテ
ィングを確実にするため、及び基板の両表面から過剰な
ポリイミドを除去するために、一連のゴム・ローラまた
はドクタ・ブレードが要求されることがある。好ましい
実施例では、積層板は次に真空または圧縮ガス域に渡さ
れ、各バイア穴からポリイミド材料を除くようにされる
。この真空またはガス圧力は開口バイアを確保しつつ過
剰なポリイミドを取り除くように調節されるべきである
。 【００２０】ポリイミド溶液は通常、溶媒を含んでいる
ので、製造業者の（ポリイミド材料に関する）勧めに従
って基板を乾燥しなければならない。追加のコーティン
グ及び乾燥作業を用いると、バイア８４におけるポリイ
ミド層９２の厚みを増すことができる。 【００２１】一旦望ましい乾燥したポリイミド層９２が
基板内の貯蔵所８６に形成されると、高温の段階的ベー
クを通して、ポリイミドのポリイミック酸は完全にイミ
ダイズされた（ｉｍｉｄｉｚｅｄ）ポリイミドに変換さ
れる。好ましい実施例では、このベークは４つの異なっ
た温度サイクルを通して進行する。最初のベークは８５
度Ｃで３０分間行われる。第２段階のベークは１５０度
Ｃでさらに３０分間行う。第３段階のベークは、窒素雰
囲気中において、２３０度Ｃで３０ないし４５分間行う
。最後の第４段階のベークは、窒素ガスまたはフォーミ
ング・ガス雰囲気中において、４００度Ｃで３０ないし
６０分間行う。 【００２２】前述のプロセスは結果として図４に示され
るようにポリイミド９２と積層板８０の間に良好な密着
性を与える。 【００２３】もし他のバイアまたは他の位置でメタル・
コアに電気的に接触することが望まれるなら、前述の高
温ベークが完了した後、金属を露出させるために第２の
パンチングまたはレーザ・ドリリング作業が使用される
。代替的な実施例では、アブレーション・プロセス（機
械的なもの、化学的なもの、レーザによるもの）は、金
属コア・グラウンド・プレーン９６を露出するため基板
の片面にあるポリイミドだけを除去することができた。 【００２４】基板の回路化はプリント配線基板の製造に
共通する通常のめっき、慣用のプレーティング、フォト
イメージング及びエッチング技術によって達成される。 完成した回路カードは図５に示されるような構成を有し
、電気絶縁されたバイアおよびグラウンド・プレーン・
バイアの両方を通して金属９８が配設される。 【００２５】図６は２つの信号層７２及び１つのパワー
・プレーン７０から構成されるフレキシブル基板６４を
示している。周知のように、フレキシブル基板にはその
縁にスプロケット穴（図示せず）を設けることができる
。これらは基板をアセンブリ・プロセス位置に移動して
位置決めするためのものである。この基板は接点パッド
６８と同じようにバイア６６を通してめっきされる。 前述の基板製造プロセスが用いられる場合には、結果と
して生じる基板６４の厚さは約０．０１３ないし０．０
１８ｃｍであるのが一般的である。ここに記述されてい
るパッケージングは本明細書に開示されている基板製造
プロセスに限られず、あらゆるフレキシブル基板に適用
できる。めっきされたスルー・バイア６６は、Ｃ−４は
んだボールと同じようなパターンで基板上に設置される
。好ましい実施例では、これらのＣ−４はんだボールは
約０．０２５インチの中心高さである。バイア６６はは
んだで満たされるか、あるいは導電ポリマあるいは金属
充填ポリマのような導電ペーストで満たされる。 【０
０２６】チップ６０は基板６４上に置かれ、Ｃ−４はん
だボール６２は充填されたバイア６６にはんだ付けされ
る。チップ６０へのＩ／Ｏ（入出力）の全てはこれに連
結する上面接点６８に接続しているため、チップの各Ｉ
／Ｏピンは基板６４のチップ面（上面）から取付けられ
た後に試験できる。 【００２７】図７は試験のために露出されたＩ／Ｏ接点
パッド６８をもつキャリア６４に取付けられたチップ６
０を示している。これはメモリ・チップについては特に
具合が良い。なぜならばメモリ・チップのＩ／Ｏ線は数
が少なく、またより大きい機能パッケージへ組み込む前
に試験及びバーンインを行う必要があるからである。試
験の後はストリップ基板６４は切り取られた良好なチッ
プを有する。良好なチップの良好度は１００，７５また
は５０パーセントにすることができる。導電材料を満た
されたバイア６６は基板６４を貫通しているから、キャ
リア７８へのｚ軸アタッチメントのためにチップＩ／Ｏ
の全てが裏面で利用可能であり、かくてキャリア７８を
用いて機能的なメモリを生産するように多数の良好なチ
ップをアセンブルすることができる。 【００２８】キャリア７８はチップを直接に取付けるこ
とを許すものであればどんな基板でもよい。図９ははん
だパッド７９をもつキャリア７８を示している。これら
のはんだパッド７９には、はんだが付けられており、好
ましい実施例では、チップを基板７６に取付けるのに用
いられるはんだよりも融点が低いものが良い。今やチッ
プ・パッケージ７４は基板７６上のパッドがキャリア７
８上のそれらと整列するように位置決めされる。チップ
・パッケージ７４とキャリア７８の組み合わせは、チッ
プ・パッケージ７４をキャリア７８に最終的に取付ける
ためにリフローされる。結果として生じる図１０の導電
通路はバイア６６を通してＣ−４はんだボール６２から
はんだパッド７９に伸びている。 【００２９】図９に示すようなチップ・パッケージ７４
をキャリア７８へ最終的に取付けるためのリフロー・プ
ロセスまたは直接ボンディングは、アセンブリを完了す
るために用いられている。ある実施例では、このリフロ
ー手順は前に引用した特願平２−１１５３１１号明細書
に述べられているようなはんだストリップを利用してい
る。代替的な実施例では、パッド７９は導電性接着剤を
付与され、これによりチップ／キャリア７４への取付け
が可能にされる。 【００３０】 【発明の効果】以上詳述したように、本発明によれば、
集積回路デバイス・パッケージが改良され、さらに集積
回路パッケージの試験が簡単にされ、さらにＣ−４集積
回路デバイスがより簡単に試験され、さらに自動化製造
環境における取扱いを簡単にするために集積回路デバイ
ス・パッケージが改良され、フレキシブル基板の高密度
のバイアに融通性が与えられるようになる。
【図１】有機材料／金属／有機材料から成る基板の断面
図である。
図である。
【図２】バイア穴を設けた後の有機材料／金属／有機材
料から成る基板の断面図である。
料から成る基板の断面図である。
【図３】エッチング後の有機材料／金属／有機材料から
成る基板の断面図である。
成る基板の断面図である。
【図４】ベーキング後の有機材料／金属／有機材料から
成る基板の断面図である。
成る基板の断面図である。
【図５】バイア穴に金属化を施した後の有機材料／金属
／有機材料から成る基板の断面図である。
／有機材料から成る基板の断面図である。
【図６】フレキシブル基板上にマウントする前の集積回
路ダイを示す斜視図である。
路ダイを示す斜視図である。
【図７】フレキシブル基板上にマウントされた集積回路
ダイを示す斜視図である。
ダイを示す斜視図である。
【図８】フレキシブル基板から切り取られたパッケージ
を示す斜視図である。
を示す斜視図である。
【図９】キャリアにマウントする前のパッケージを示す
斜視図である。
斜視図である。
【図１０】キャリアにマウントされた後のパッケージの
断面図である。
断面図である。
Claims (17)
- 【請求項１】上面および下面を有するフレキシブル基板
の一部分に集積回路チップを取り付ける段階と、前記フ
レキシブル基板部分に前記集積回路チップを取付けた後
に、該集積回路チップを試験する段階と、前記集積回路
チップ及び前記フレキシブル基板部分を前記フレキシブ
ル基板から切り取る段階と、前記切り取られた集積回路
チップ及び前記フレキシブル基板部分をキャリアにマウ
ントする段階とを有する、集積回路パッケージの製造方
法。 - 【請求項２】前記試験が前記フレキシブル基板の前記下
面からプローブすることによって行われる、請求項１の
製造方法。 - 【請求項３】前記試験が前記フレキシブル基板の前記上
面からプローブすることによって行われる、請求項１の
製造方法。 - 【請求項４】半導体チップの入力及び出力パターンを有
するフレキシブル多層基板ストリップと、外部フットプ
リントを有し且つ前記フレキシブル多層基板に取付けら
れる少なくとも１つの集積回路チップとを備え、前記入
力および出力パターンは試験のために前記チップの外周
辺部から外側に延在し、しかもＺ軸取付けのために前記
フレキシブル多層基板の内部を通して延びるように設け
られている、集積回路パッケージ。 - 【請求項５】前記半導体チップがＣ−４チップである、
請求項４の集積回路パッケージ。 - 【請求項６】前記半導体チップがアレイＩ／Ｏフリップ
・チップである、請求項４の集積回路パッケージ。 - 【請求項７】前記フレキシブル多層基板が、２つの有機
材料層の間に間挿された金属内部コアから成る、請求項
４の集積回路パッケージ。 - 【請求項８】前記金属内部コアが銅／アンバー／銅から
成る、請求項７の集積回路パッケージ。 - 【請求項９】前記有機材料層が、ポリイミドまたはポリ
マー材料から成る、請求項７の集積回路パッケージ。 - 【請求項１０】集積回路パッケージを備え、該集積回路
パッケージは、チップ入力および出力パターンを有し且
つ外周辺部を有する多層基板と、前記多層基板に取付け
られ且つ前記多層基板の前記該周辺部より小さいフット
プリントを有する少なくとも１つの半導体チップとから
構成され、さらにキャリアと、前記集積回路パッケージ
を前記キャリアに取付けるための取付け手段とを備えて
成る、集積回路アセンブリ。 - 【請求項１１】前記多層基板がはんだで満たされたバイ
アから成る、請求項１０の集積回路アセンブリ。 - 【請求項１２】前記多層基板が導電ペーストで満たされ
たバイアから成る、請求項１０の集積回路アセンブリ。 - 【請求項１３】前記取付け手段が前記バイア内の前記は
んだよりも低い融点を有する低温はんだから成る、請求
項１１の集積回路アセンブリ。 - 【請求項１４】前記取付け手段がはんだボールから成る
、請求項１１または請求項１２の集積回路アセンブリ。 - 【請求項１５】前記取付け手段が導電接着剤から成る、
請求項１１または請求項１２の集積回路アセンブリ。 - 【請求項１６】有機材料の層によって間挿された金属コ
アから成る積層体に少なくとも１つのバイア穴を形成す
る段階と、前記バイア穴をエッチして該バイア穴におい
て露出された一部の金属コア材料を除去することにより
、露出した金属および内部有機材料表面を含む露出され
たコアを形成する段階と、前記内部有機材料表面を加水
分解する段階と、ポリイミド溶液で前記バイア穴を浸透
する段階と、過剰なポリイミド溶液を前記バイア穴から
除去する段階と、前記の露出したコアとポリイミド溶液
の間の密着を生じるように前記積層体をベークする段階
とを有する、フレキシブル基板において電気的に絶縁さ
れたバイアを形成する方法。 - 【請求項１７】前記有機材料がポリイミド材料から成る
、請求項１６の方法。
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