JPH04221884A - プリント基板 - Google Patents
プリント基板Info
- Publication number
- JPH04221884A JPH04221884A JP40503590A JP40503590A JPH04221884A JP H04221884 A JPH04221884 A JP H04221884A JP 40503590 A JP40503590 A JP 40503590A JP 40503590 A JP40503590 A JP 40503590A JP H04221884 A JPH04221884 A JP H04221884A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- connection
- package
- type
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 abstract description 4
- 238000012360 testing method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 239000000523 sample Substances 0.000 description 3
- 238000005476 soldering Methods 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0286—Programmable, customizable or modifiable circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、等価機能を持ったパッ
ケージ形態の異なる半導体集積回路を択一的に実装でき
るようにした新しいプリント基板に関する。
ケージ形態の異なる半導体集積回路を択一的に実装でき
るようにした新しいプリント基板に関する。
【０００２】
【従来の技術】従来のプリント基板に搭載される集積回
路パッケージには、パッケージとプリント基板の接続方
法がコネクタ形式のピングリッドアレイパッケージ型（
以下ＰＧＡ型と称す）やデュアルインラインパッケージ
型（以下ＤＩＰ型と称す）のもの、及びパッケージとプ
リント基板の接続方法がハンダ付け形式のクワッドフラ
ットエルリーテッドパッケージ型（以下ＱＦＰ型と称す
）のものなどがある。
路パッケージには、パッケージとプリント基板の接続方
法がコネクタ形式のピングリッドアレイパッケージ型（
以下ＰＧＡ型と称す）やデュアルインラインパッケージ
型（以下ＤＩＰ型と称す）のもの、及びパッケージとプ
リント基板の接続方法がハンダ付け形式のクワッドフラ
ットエルリーテッドパッケージ型（以下ＱＦＰ型と称す
）のものなどがある。
【０００３】図３はＤＩＰパッケージ用のプリント基板
の接続パターンを示す。図３に示すように、ＤＩＰパタ
ーン１０は対称２列に配列されかつ垂直ピンが挿入でき
るパターン（ ＤＩＰ） であり、例えばタテ４８．２
６ｍｍ ×ヨコ１５．２４ｍｍ の領域に２．５４ｍｍ
のピッチ間隔で２０個のＤＩＰホール１１を設けて一つ
のＤＩＰパターン１０を形成する。なお半導体集積回路
素子（以下、ＭＰＵと称す）の実装は、各ＤＩＰホール
１１にＤＩＰ型ソケットをハンダ付け実装し、のち該Ｄ
ＩＰ型ソケットにＭＰＵを挿入し実装する。
の接続パターンを示す。図３に示すように、ＤＩＰパタ
ーン１０は対称２列に配列されかつ垂直ピンが挿入でき
るパターン（ ＤＩＰ） であり、例えばタテ４８．２
６ｍｍ ×ヨコ１５．２４ｍｍ の領域に２．５４ｍｍ
のピッチ間隔で２０個のＤＩＰホール１１を設けて一つ
のＤＩＰパターン１０を形成する。なお半導体集積回路
素子（以下、ＭＰＵと称す）の実装は、各ＤＩＰホール
１１にＤＩＰ型ソケットをハンダ付け実装し、のち該Ｄ
ＩＰ型ソケットにＭＰＵを挿入し実装する。
【０００４】図４はＱＦＰパッケージ用のプリント基板
の接続パターンを示す。図４に示すように、ＱＦＰパタ
ーン２０は例えばタテ１４．５ ｍｍ ×ヨコ１３．５
ｍｍ の四角形の領域に６４個のＱＦＰランド２１を
設けて１個のＱＦＰパターン２０を形成する。なおＭＰ
Ｕの実装は、各ＱＦＰランド２１上に設けた図示せざる
位置ピンを基準にしてＱＦＰ型ＭＰＵの各端子を乗せて
、のちハンダ付けする。
の接続パターンを示す。図４に示すように、ＱＦＰパタ
ーン２０は例えばタテ１４．５ ｍｍ ×ヨコ１３．５
ｍｍ の四角形の領域に６４個のＱＦＰランド２１を
設けて１個のＱＦＰパターン２０を形成する。なおＭＰ
Ｕの実装は、各ＱＦＰランド２１上に設けた図示せざる
位置ピンを基準にしてＱＦＰ型ＭＰＵの各端子を乗せて
、のちハンダ付けする。
【０００５】また、図５はＰＧＡパッケージ用のプリン
ト基板の接続パターンを示す。図５に示すように、ＰＧ
Ａパターン３０は格子状に配列されかつ垂直ピンが挿入
できるパターン（ ＰＧＡ） であり、例えばタテ３３
．０２ｍｍ ×ヨコ３３．０２ｍｍ の領域に２．５４
ｍｍのピッチ間隔で１３６ 個のＰＧＡホール３１を設
けて一つのＰＧＡパターン３０を形成する。なおＭＰＵ
の実装は、各ＰＧＡホール３１にＰＧＡ型パッケージを
ハンダ付け実装し、のち該ＰＧＡ型パッケージに半導体
集積回路素子を挿入実装する。
ト基板の接続パターンを示す。図５に示すように、ＰＧ
Ａパターン３０は格子状に配列されかつ垂直ピンが挿入
できるパターン（ ＰＧＡ） であり、例えばタテ３３
．０２ｍｍ ×ヨコ３３．０２ｍｍ の領域に２．５４
ｍｍのピッチ間隔で１３６ 個のＰＧＡホール３１を設
けて一つのＰＧＡパターン３０を形成する。なおＭＰＵ
の実装は、各ＰＧＡホール３１にＰＧＡ型パッケージを
ハンダ付け実装し、のち該ＰＧＡ型パッケージに半導体
集積回路素子を挿入実装する。
【０００６】一方、マイクロプロセッサとしての機能を
具えたＭＰＵにも種々のパッケージ形態のものがあり、
これらのＭＰＵを実装して用いる装置では、実装したＭ
ＰＵの機能試験と等価な機能を有するエミュレータを用
いて行うことがある。この場合、エミュレータとして用
いるＭＰＵが同一のパッケージ形態を有する場合は特に
問題ないのであるが、パッケージ形態が異なる場合には
、該エミュレータの接続プローブを実装していたＭＰＵ
を取り除いた接続パターンに結線しなければならず、エ
ミュレータの接続プローブがＤＩＰ型またはＰＧＡ型で
あり、実装するＭＰＵがＱＦＰパターンの場合、エミュ
レータによる接続試験はできなくなってしまう。
具えたＭＰＵにも種々のパッケージ形態のものがあり、
これらのＭＰＵを実装して用いる装置では、実装したＭ
ＰＵの機能試験と等価な機能を有するエミュレータを用
いて行うことがある。この場合、エミュレータとして用
いるＭＰＵが同一のパッケージ形態を有する場合は特に
問題ないのであるが、パッケージ形態が異なる場合には
、該エミュレータの接続プローブを実装していたＭＰＵ
を取り除いた接続パターンに結線しなければならず、エ
ミュレータの接続プローブがＤＩＰ型またはＰＧＡ型で
あり、実装するＭＰＵがＱＦＰパターンの場合、エミュ
レータによる接続試験はできなくなってしまう。
【０００７】
【発明が解決しようとする課題】上記したように、従来
のプリント基板では一旦実装したパッケージのリード形
態が、例えばＱＦＰ型ＭＰＵであるとＤＩＰ型またはＰ
ＧＡ型のエミュレータによる接続試験ができないという
課題がある。本発明は、等価機能でパッケージ形態の異
なる２種のＭＰＵを択一的に実装できるパターンが形成
されたプリント基板を提供し、エミュレータによるＭＰ
Ｕの動作確認作業を簡易化しようとするものである。
のプリント基板では一旦実装したパッケージのリード形
態が、例えばＱＦＰ型ＭＰＵであるとＤＩＰ型またはＰ
ＧＡ型のエミュレータによる接続試験ができないという
課題がある。本発明は、等価機能でパッケージ形態の異
なる２種のＭＰＵを択一的に実装できるパターンが形成
されたプリント基板を提供し、エミュレータによるＭＰ
Ｕの動作確認作業を簡易化しようとするものである。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに本発明では、第一のリード接続形態を有する集積回
路パッケージに対応した第一の接続パターン１０を具え
たプリント基板において、前記第一の接続パターン１０
に近接せる位置に、前記第一のリード接続形態と異なる
第二のリード接続形態を具えた集積回路パッケージに対
応した第二の接続パターン２０を形成し、かつ前記第一
の接続パターン１０と第二の接続パターン２０とを相互
に接続パターン１２を介して結線し、２種類の集積回路
パッケージを択一的に実装できるように構成する。
めに本発明では、第一のリード接続形態を有する集積回
路パッケージに対応した第一の接続パターン１０を具え
たプリント基板において、前記第一の接続パターン１０
に近接せる位置に、前記第一のリード接続形態と異なる
第二のリード接続形態を具えた集積回路パッケージに対
応した第二の接続パターン２０を形成し、かつ前記第一
の接続パターン１０と第二の接続パターン２０とを相互
に接続パターン１２を介して結線し、２種類の集積回路
パッケージを択一的に実装できるように構成する。
【０００９】
【作用】本発明では、パッケージ疑似動作確認時には２
種類の等価機能の集積回路パッケージを択一的に実装で
き、このことより外部からの試験器の接続が容易に可能
となる。
種類の等価機能の集積回路パッケージを択一的に実装で
き、このことより外部からの試験器の接続が容易に可能
となる。
【００１０】
【実施例】以下、図１と図２を用いて本発明を説明する
。図１には、プリント基板に集積回路パッケージがハン
ダ付けするよう形成した第一の接続パターンに相当する
ＤＩＰパターン１０と、前記第一の接続パターン１０と
同一接続形状を有しかつソケットにより集積回路パッケ
ージに接続する第二の接続パターンに相当するＱＦＰパ
ターン２０の２種類のパターン、及び両者の接続パター
ン１２などが示してある。また図２には、ＭＰＵ１ａを
ＱＦＰパターン２０上にＱＦＰピン１ｂを介して実装し
たものを示してある。なお図２では、ＤＩＰパターン１
０とＱＦＰパターン２０間の接続パターン１２の記載は
省略してある。
。図１には、プリント基板に集積回路パッケージがハン
ダ付けするよう形成した第一の接続パターンに相当する
ＤＩＰパターン１０と、前記第一の接続パターン１０と
同一接続形状を有しかつソケットにより集積回路パッケ
ージに接続する第二の接続パターンに相当するＱＦＰパ
ターン２０の２種類のパターン、及び両者の接続パター
ン１２などが示してある。また図２には、ＭＰＵ１ａを
ＱＦＰパターン２０上にＱＦＰピン１ｂを介して実装し
たものを示してある。なお図２では、ＤＩＰパターン１
０とＱＦＰパターン２０間の接続パターン１２の記載は
省略してある。
【００１１】先ず図１のように、設計時に例えば５６個
のＱＦＰランド２１を平行２列に配列した合計４０個の
ＤＩＰホール１１の内部領域に設け、かつＱＦＰランド
２１とＤＩＰホール１１は接続パターン１２により結び
、ＱＦＰ型ＭＰＵは図２のように実装する。そしてプリ
ント基板に動作不良が生じた場合、ＱＦＰ型のＭＰＵ１
ａを除去した後にＤＩＰ型ソケットを実装し、そこへ疑
似試験装置の接続プローブを接続し試験を行う。なおこ
のＭＰＵ１ａの取外しは、電源が切断したとしても信号
線による電源の引込み動作を持つものがあるため必要と
なるが、その可能性が無いときは必ずしも除去する必要
はない。
のＱＦＰランド２１を平行２列に配列した合計４０個の
ＤＩＰホール１１の内部領域に設け、かつＱＦＰランド
２１とＤＩＰホール１１は接続パターン１２により結び
、ＱＦＰ型ＭＰＵは図２のように実装する。そしてプリ
ント基板に動作不良が生じた場合、ＱＦＰ型のＭＰＵ１
ａを除去した後にＤＩＰ型ソケットを実装し、そこへ疑
似試験装置の接続プローブを接続し試験を行う。なおこ
のＭＰＵ１ａの取外しは、電源が切断したとしても信号
線による電源の引込み動作を持つものがあるため必要と
なるが、その可能性が無いときは必ずしも除去する必要
はない。
【００１２】
【発明の効果】以上の説明から明らかなように本発明に
よれば、従来から不可能であった疑似試験装置によるＱ
ＦＰ型ＭＰＵ実装のプリント基板の試験を可能とし、Ｍ
ＰＵの開発と試験に大きく貢献する。
よれば、従来から不可能であった疑似試験装置によるＱ
ＦＰ型ＭＰＵ実装のプリント基板の試験を可能とし、Ｍ
ＰＵの開発と試験に大きく貢献する。
【図１】本発明のパターンの一実施例を示す図である。
【図２】本発明のパターンにおける実装例を示す図であ
る。
る。
【図３】従来のパターンの第１の実施例を示す図である
。
。
【図４】従来のパターンの第２の実施例を示す図である
。
。
【図５】従来のパターンの第３ の実施例を示す図であ
る。
る。
１０は第一の接続パターン（ ＤＩＰパターン） ２０
は第二の接続パターン（ ＱＦＰパターン） １２は接
続パターン
は第二の接続パターン（ ＱＦＰパターン） １２は接
続パターン
Claims (1)
- 【請求項１】 第一のリード接続形態を有する集積回
路パッケージに対応した第一の接続パターン（１０）を
具えたプリント基板において、前記第一の接続パターン
（１０）に近接せる位置に、前記第一のリード接続形態
と異なる第二のリード接続形態を具えた集積回路パッケ
ージに対応した第二の接続パターン（２０）を形成し、
かつ前記第一の接続パターン（１０）と第二の接続パタ
ーン（２０）とを相互に接続パターン（１２）を介して
結線し、２種類の集積回路パッケージを択一的に実装で
きるようにしたことを特徴とするプリント基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40503590A JPH04221884A (ja) | 1990-12-21 | 1990-12-21 | プリント基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40503590A JPH04221884A (ja) | 1990-12-21 | 1990-12-21 | プリント基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04221884A true JPH04221884A (ja) | 1992-08-12 |
Family
ID=18514677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40503590A Withdrawn JPH04221884A (ja) | 1990-12-21 | 1990-12-21 | プリント基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04221884A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100408321B1 (ko) * | 2001-08-08 | 2003-12-06 | (주)원반도체 | 적외선 수광 센서 |
-
1990
- 1990-12-21 JP JP40503590A patent/JPH04221884A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100408321B1 (ko) * | 2001-08-08 | 2003-12-06 | (주)원반도체 | 적외선 수광 센서 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980312 |