JPH0422173A - フォトトライアック - Google Patents
フォトトライアックInfo
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- JPH0422173A JPH0422173A JP12816890A JP12816890A JPH0422173A JP H0422173 A JPH0422173 A JP H0422173A JP 12816890 A JP12816890 A JP 12816890A JP 12816890 A JP12816890 A JP 12816890A JP H0422173 A JPH0422173 A JP H0422173A
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- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はゼロクロス機能としてのＭＯＳＦＥＴ を内蔵
したフォトトライアックの改良に関するもので、そのブ
レイクダウン電圧を制御し、特性のばらつきを少なくさ
せるものである。
したフォトトライアックの改良に関するもので、そのブ
レイクダウン電圧を制御し、特性のばらつきを少なくさ
せるものである。
（従来の技術）
第２図はＭＯＳＦＥＴ を内蔵した従来のフォトトライ
アックチップの略断面図である。
アックチップの略断面図である。
Ｎ型基板１０表面に、Ｐ型のＰゲート拡散領域２．３お
よびその両側にＰ＋型のアノード拡散領域４，５を対称
に形成する。それぞれのアノード拡散領域４，５の中Ｋ
Ｐ−型のウェル拡散領域６゜７を形成する。さらに、そ
の表面にＮ＋型のソース拡散領域８，９とドレイン拡散
領域１０．Ｍを形成し、それらの表面にゲート酸化膜＋
２．ＩＳを形成して、一対のＭＯＳＦＥＴが構成されて
いる。
よびその両側にＰ＋型のアノード拡散領域４，５を対称
に形成する。それぞれのアノード拡散領域４，５の中Ｋ
Ｐ−型のウェル拡散領域６゜７を形成する。さらに、そ
の表面にＮ＋型のソース拡散領域８，９とドレイン拡散
領域１０．Ｍを形成し、それらの表面にゲート酸化膜＋
２．ＩＳを形成して、一対のＭＯＳＦＥＴが構成されて
いる。
これらのＭＯ５ＦＥＴＫよりゼロクロス機能が付加され
る。Ｐゲート拡散領域２，８の表面には、Ｎ＋型のカソ
ード拡散領域１４．１５が設けられている。前述の各領
域の端部を含むＮ型基板ｌの表面は、パシベーシ箇ンの
ために酸素ドーグ半絶縁性ポリシリコン膜■６で被覆さ
れている。Ｎ型基板１の不純物濃度は、一般にｌＯ〜１
０１５ｃＩｎ〜８であろう 端子ｒ１．Ｔ２は外部回路への接続端子である。
る。Ｐゲート拡散領域２，８の表面には、Ｎ＋型のカソ
ード拡散領域１４．１５が設けられている。前述の各領
域の端部を含むＮ型基板ｌの表面は、パシベーシ箇ンの
ために酸素ドーグ半絶縁性ポリシリコン膜■６で被覆さ
れている。Ｎ型基板１の不純物濃度は、一般にｌＯ〜１
０１５ｃＩｎ〜８であろう 端子ｒ１．Ｔ２は外部回路への接続端子である。
端子Ｔｌ＃′ｉ、アノード拡散領域４．カソード拡散領
域＋５およびソース拡散領域８１Ｃ，それぞれ電極（斜
線を施した部分〕を介して接続されている。
域＋５およびソース拡散領域８１Ｃ，それぞれ電極（斜
線を施した部分〕を介して接続されている。
また、Ｐゲート拡散領域８は、ドレイン拡散領域１０に
電極を介して接続されている。一方、端子Ｔ２は、アノ
ード拡散領域５．カソード拡散領域１４およびソース拡
散領域９ＶＣ！′＃ｉ、を介して接続されている。ま之
、Ｐゲート拡散領域２は、ドレイン拡散領域１１に電極
を介して接続されている。
電極を介して接続されている。一方、端子Ｔ２は、アノ
ード拡散領域５．カソード拡散領域１４およびソース拡
散領域９ＶＣ！′＃ｉ、を介して接続されている。ま之
、Ｐゲート拡散領域２は、ドレイン拡散領域１１に電極
を介して接続されている。
各ゲート酸化膜［２，１ｇの表面に形成されたゲート電
極２０．２１は、Ｎ型基板１の周辺部に形成されたＮ＋
型層２］Ｃ！ｌ極を介して接続されている。抵抗２２は
Ｐゲート拡散領域３とカソード拡散領域１５を接続し、
抵抗２ＢはＰゲート拡散領域２とカソード拡散領域１４
とを接続しており、それぞれのＭＯＳＦＥＴと並列に接
続されている。
極２０．２１は、Ｎ型基板１の周辺部に形成されたＮ＋
型層２］Ｃ！ｌ極を介して接続されている。抵抗２２は
Ｐゲート拡散領域３とカソード拡散領域１５を接続し、
抵抗２ＢはＰゲート拡散領域２とカソード拡散領域１４
とを接続しており、それぞれのＭＯＳＦＥＴと並列に接
続されている。
Ｎ型基板１の表面のバシベーシ四ン膜として酸素ドープ
半絶畳性ポリシリコン膜１６を使用するのは、チップ表
面に配線されるＭＯＳＦＥＴのゲート電極２０．２１の
電位の影響が、Ｎ型基板ｌの表面に及ばないようにして
、耐圧の低下を防止するためであゐ。
半絶畳性ポリシリコン膜１６を使用するのは、チップ表
面に配線されるＭＯＳＦＥＴのゲート電極２０．２１の
電位の影響が、Ｎ型基板ｌの表面に及ばないようにして
、耐圧の低下を防止するためであゐ。
酸素ドープ半絶縁性ポリシリコン膜１６の表面には、さ
らにシリコンナイトライド膜１７を設け、これらの表面
および電極以外の表面を被覆するように、シリコン酸化
膜Ｉ８が形成されている。
らにシリコンナイトライド膜１７を設け、これらの表面
および電極以外の表面を被覆するように、シリコン酸化
膜Ｉ８が形成されている。
第３図は前述のような構造のチップの等価回路図である
。それぞれのＰゲート拡散領域２，３とカソード拡散領
域１４．１５との間に設けられる抵抗２２．２３は拡散
によって形成される。第３図に明らかなように、端子Ｔ
ｌ とＴ２との間にば一対のＰＮ、ＰＮ構成のサイリ
スタが逆方向に並列に接続され、それぞれがゲート電極
２０及び２１によるＭＯＳ Ｆ ＥＴの動作によって制
御される。
。それぞれのＰゲート拡散領域２，３とカソード拡散領
域１４．１５との間に設けられる抵抗２２．２３は拡散
によって形成される。第３図に明らかなように、端子Ｔ
ｌ とＴ２との間にば一対のＰＮ、ＰＮ構成のサイリ
スタが逆方向に並列に接続され、それぞれがゲート電極
２０及び２１によるＭＯＳ Ｆ ＥＴの動作によって制
御される。
（発明が解決しようとする課題）
従来のようなフォトトライアックの構造において、その
耐圧を決定する要素は、 （１）Ｎ型基板】の不純物濃度、 （２）Ｐゲート拡散領域２，３及びアノード拡散領域４
，５の拡散の深さ、 （３）Ｐゲート拡散領域２，３及びアノード拡散領域４
，５のパターン、 （４ン 酸素ドープ半絶縁性ポリシリコン膜１６の酸
素濃度 等であり、主としてＮ型基板１の不純物濃度によって、
耐圧が決定される。
耐圧を決定する要素は、 （１）Ｎ型基板】の不純物濃度、 （２）Ｐゲート拡散領域２，３及びアノード拡散領域４
，５の拡散の深さ、 （３）Ｐゲート拡散領域２，３及びアノード拡散領域４
，５のパターン、 （４ン 酸素ドープ半絶縁性ポリシリコン膜１６の酸
素濃度 等であり、主としてＮ型基板１の不純物濃度によって、
耐圧が決定される。
一方、ＭＯＳＦＥＴのゲートの破壊電圧を決定するのは
ｆｉ＋ ゲート酸化膜１２．１３の厚さ、（２）ゲー
ト電極２０．２１とＮ型基板ｌとを接続する配線下の５
ｉ０２膜１８の厚さ（通常ＣＶＤにより形成される） である。一般にゲート酸化膜は清浄な酸化膜が必要とさ
れるため、熱酸化によって形成し、その厚さはプロセス
の都合から、１．２μｔｎ８１１１ｊが妥当なものであ
った。さらに、しきい値電圧の不安定性の要因となる酸
化膜中のＮａ＋イオンをゲッタリングにより補捉するた
め、酸化膜表面に燐を浅く、例えば＋ｏｏｏＸ程度に拡
散する。このときゲート酸化膜の破壊電圧は約９００〜
１００ＯＶであるつところが、フォトトライアックの耐
圧は、Ｎ型基板の比抵抗が３５〜４３Ω・備のものを使
用し、酸素ドープ半絶縁性ポリシリコン膜には、約３０
％の酸素をドープしたものを使用すると、約７００〜９
００Ｖとなる。
ト電極２０．２１とＮ型基板ｌとを接続する配線下の５
ｉ０２膜１８の厚さ（通常ＣＶＤにより形成される） である。一般にゲート酸化膜は清浄な酸化膜が必要とさ
れるため、熱酸化によって形成し、その厚さはプロセス
の都合から、１．２μｔｎ８１１１ｊが妥当なものであ
った。さらに、しきい値電圧の不安定性の要因となる酸
化膜中のＮａ＋イオンをゲッタリングにより補捉するた
め、酸化膜表面に燐を浅く、例えば＋ｏｏｏＸ程度に拡
散する。このときゲート酸化膜の破壊電圧は約９００〜
１００ＯＶであるつところが、フォトトライアックの耐
圧は、Ｎ型基板の比抵抗が３５〜４３Ω・備のものを使
用し、酸素ドープ半絶縁性ポリシリコン膜には、約３０
％の酸素をドープしたものを使用すると、約７００〜９
００Ｖとなる。
従って、Ｎ型基板の比抵抗のばらつきによ・）で、耐圧
の分布が高い方に分布すると、ＭＯＳＦＥＴの破壊電圧
との間に余裕がなくなり、素子を使用する際、端子Ｔｌ
とＴ２との間に印加されＳ電圧は、そのままＭＯＳＦ
ＥＴのゲート酸化膜に印加されるため、７４）トライア
ックがブレイクダウンする前に、ＭＯＳＦＥＴが破壊し
てし壕う問題があった。
の分布が高い方に分布すると、ＭＯＳＦＥＴの破壊電圧
との間に余裕がなくなり、素子を使用する際、端子Ｔｌ
とＴ２との間に印加されＳ電圧は、そのままＭＯＳＦ
ＥＴのゲート酸化膜に印加されるため、７４）トライア
ックがブレイクダウンする前に、ＭＯＳＦＥＴが破壊し
てし壕う問題があった。
（課題を解決するための手段）
本発明においては、ＭＯＳＦＥＴを内蔵するフォトトラ
イアックのＮ型基板の表面のＰ型の拡散領域に囲まれる
以外の部分に、燐のようなＮ型の不純物のイオンを注入
し、サイリスタ素子の動作領域よりブレイクダウンする
耐圧の低い領域を形成した。
イアックのＮ型基板の表面のＰ型の拡散領域に囲まれる
以外の部分に、燐のようなＮ型の不純物のイオンを注入
し、サイリスタ素子の動作領域よりブレイクダウンする
耐圧の低い領域を形成した。
（作 用）
Ｎ型基板の表面のＰ型の拡散領域、すなわちアノード拡
散領域又はＰゲート拡散領域の以外の部分に、例えば不
純物として燐をイオン注入により拡散することにより、
この燐拡散領域はその他の領域よりばらつきの小さい濃
度の領域とすることができる。また、燐拡散によりＮ型
基板の濃度が高くなり、この領域のブレイクダウン耐圧
が小さくなる。従って、この燐拡散領域は、Ｎ型基板の
不純物濃度がばらついても、濃度が安定し、かっこ他の
部分より低い電圧でブレイクダウンするから、ＭＯＳＦ
ＥＴを破壊することがない。
散領域又はＰゲート拡散領域の以外の部分に、例えば不
純物として燐をイオン注入により拡散することにより、
この燐拡散領域はその他の領域よりばらつきの小さい濃
度の領域とすることができる。また、燐拡散によりＮ型
基板の濃度が高くなり、この領域のブレイクダウン耐圧
が小さくなる。従って、この燐拡散領域は、Ｎ型基板の
不純物濃度がばらついても、濃度が安定し、かっこ他の
部分より低い電圧でブレイクダウンするから、ＭＯＳＦ
ＥＴを破壊することがない。
（実施例）
第１図は本発明の一実施例の略断面図である。
第２図の従来例と同一の部分は同一の符号を付し。
である。第２図と異なる所は、アノード拡散領域４．５
の外側のＮ型基板■の表面に燐拡散層１９を形成したこ
とである。等価回路図は第３図に示される。
の外側のＮ型基板■の表面に燐拡散層１９を形成したこ
とである。等価回路図は第３図に示される。
Ｎ型基板１は、例えばＮ型シリコン単結晶で不純物濃度
１０１８〜１０” ｃｔｓ−８のものを使用する。
１０１８〜１０” ｃｔｓ−８のものを使用する。
−船釣に不純物濃度が高くなると、耐圧が低下して行く
ため、後で燐拡散層１９をイオン注入により、Ｎ型基板
１より高い濃度にコントロールすることを考慮し、あら
かじめ比較的濃度の低い基板を使用する。
ため、後で燐拡散層１９をイオン注入により、Ｎ型基板
１より高い濃度にコントロールすることを考慮し、あら
かじめ比較的濃度の低い基板を使用する。
本発明によるチップは、以下のようにして製造される。
Ｎ型基板１の表面には、Ｐ＋型のＰゲート拡散領域２，
３とアノード拡散領域４，４．５．５を、ボロンを不純
物として対称に同時に形成する。
３とアノード拡散領域４，４．５．５を、ボロンを不純
物として対称に同時に形成する。
次に、アノード拡散領域４，４．５，５に囲まれた部分
に、Ｐ−型のウェル拡散領域６，７をボロンを不純物と
して形成する。また、Ｐゲート拡散領域２，３の表面の
一部て、Ｎ′型のカソード拡散領域１４．１５を、燐を
不純物として形成する。さらに、ウェル拡散領域６，７
の表面にＮ＋型のソース拡散領域８，９およびドレイン
拡散領域１０，１１を、燐を不純物として形成する。
に、Ｐ−型のウェル拡散領域６，７をボロンを不純物と
して形成する。また、Ｐゲート拡散領域２，３の表面の
一部て、Ｎ′型のカソード拡散領域１４．１５を、燐を
不純物として形成する。さらに、ウェル拡散領域６，７
の表面にＮ＋型のソース拡散領域８，９およびドレイン
拡散領域１０，１１を、燐を不純物として形成する。
次に、アノード拡散領域４，５とチップ端に形成された
Ｎ十型層２５との間のＮ型基板１の表面に、イオン注入
法により燐拡散層１９を形成する。
Ｎ十型層２５との間のＮ型基板１の表面に、イオン注入
法により燐拡散層１９を形成する。
この燐を注入する領域は、Ｐゲート拡散領域２゜３およ
びアノード拡散領域４，５以外のＮ型基板ｌの表面全面
にわたってもよい。このとき燐拡散層Ｉ９の表面濃度は
、最初のＮ型基板Ｉの不純物濃度より高く設定し、要求
するフォトトライアックの耐圧に応じた不純物濃度１０
１１〜１０１５ｃｎ１−３になるようにする。
びアノード拡散領域４，５以外のＮ型基板ｌの表面全面
にわたってもよい。このとき燐拡散層Ｉ９の表面濃度は
、最初のＮ型基板Ｉの不純物濃度より高く設定し、要求
するフォトトライアックの耐圧に応じた不純物濃度１０
１１〜１０１５ｃｎ１−３になるようにする。
さらにＮ型基板１の表面には、パシペイションのため酸
素ドープ半絶縁性ポリシリコン膜１６を設け、さらにそ
の表面をシリコンナイトライド膜Ｉ７で覆う。これらの
表面およびＰゲート拡散領域２，３、アノード拡散領域
４，５、ソース拡散領域８，９、ドレイン拡散領域１０
，１１等の表面を／リコン酸化膜１８で被覆する。ソー
ス拡散領域８，９およびドレイン拡散領域１０．ＩＩの
表面の酸化膜はゲート酸化、＠１２．１３となり、その
表面にゲートを極２０，２＋が形成される。
素ドープ半絶縁性ポリシリコン膜１６を設け、さらにそ
の表面をシリコンナイトライド膜Ｉ７で覆う。これらの
表面およびＰゲート拡散領域２，３、アノード拡散領域
４，５、ソース拡散領域８，９、ドレイン拡散領域１０
，１１等の表面を／リコン酸化膜１８で被覆する。ソー
ス拡散領域８，９およびドレイン拡散領域１０．ＩＩの
表面の酸化膜はゲート酸化、＠１２．１３となり、その
表面にゲートを極２０，２＋が形成される。
その後必要な個所のシリコン酸化膜１８に穴を設け、Ａ
ｔによりｔ極及び配線を形成する。
ｔによりｔ極及び配線を形成する。
（発明の効果）
本発明は以上のような構造であるから、ＭＯＳＦＥＴが
破壊する前に、フォトトライブックがブレイクダウンし
、Ｍ ＯＳ Ｆ Ｅ Ｔを保護することができる。
破壊する前に、フォトトライブックがブレイクダウンし
、Ｍ ＯＳ Ｆ Ｅ Ｔを保護することができる。
第１図は不発明の一実施例の略断面図、第２図は従来の
一例の略断面図、第３図は％１図及び第２図の等価回路
図であるっ １・・・Ｎ型基板、 ２，３・ ゲート拡散領域、４
．５・・アノード拡散領域、 ６，７・・・ウェル拡
散領域、 ８，９・・・ソース拡散領域、 １０．
ＩＩ・・・ドレイン拡散領域、 １２．１３・・・ゲ
ート酸化膜、 １４．１５・・・カソード拡散領域、
１６・・酸素ドープ半絶縁性ポリシリコン膜、
！７・・・シリコンナイトライド膜、 １８・・シリ
コン酸化膜、１９・・燐拡散層、 ２０．２１・・・
ゲート［極代坤人 福士愛彦
一例の略断面図、第３図は％１図及び第２図の等価回路
図であるっ １・・・Ｎ型基板、 ２，３・ ゲート拡散領域、４
．５・・アノード拡散領域、 ６，７・・・ウェル拡
散領域、 ８，９・・・ソース拡散領域、 １０．
ＩＩ・・・ドレイン拡散領域、 １２．１３・・・ゲ
ート酸化膜、 １４．１５・・・カソード拡散領域、
１６・・酸素ドープ半絶縁性ポリシリコン膜、
！７・・・シリコンナイトライド膜、 １８・・シリ
コン酸化膜、１９・・燐拡散層、 ２０．２１・・・
ゲート［極代坤人 福士愛彦
Claims (1)
- １、一対のＭＯＳＦＥＴとサイリスタを形成したＮ型基
板の表面のＰ型の拡散領域に囲まれる以外の部分に、燐
のようなＮ型の不純物を注入した層を設け、サイリスタ
素子の領域よりブレイクダウン耐圧の低い領域を形成し
たことを特徴とするフォトトライアック
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12816890A JPH0422173A (ja) | 1990-05-17 | 1990-05-17 | フォトトライアック |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12816890A JPH0422173A (ja) | 1990-05-17 | 1990-05-17 | フォトトライアック |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0422173A true JPH0422173A (ja) | 1992-01-27 |
Family
ID=14978084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12816890A Pending JPH0422173A (ja) | 1990-05-17 | 1990-05-17 | フォトトライアック |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0422173A (ja) |
-
1990
- 1990-05-17 JP JP12816890A patent/JPH0422173A/ja active Pending
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